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[参考译文] DAC81408：需要进一步说明或 DAC 更新速率。

admin
Guru**** 2386620 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/855455/dac81408-need-further-explanation-or-dac-update-rate

器件型号：DAC81408

数据表指出：

DAC 触发信号由 LDAC 位或 LDAC 引脚生成。 同步更新模式可实现多个 DAC 输出的同步更新。 在两种 µs 模式下、DAC 输出更新之间需要1 μ s 的最短等待时间。

这是否意味着在 LDAC 被置为有效后 CS 引脚不能在1us 内处于低电平？

此外、 参考数据表中指定的 tDACWAIT 是什么？ 这和上面的规格是在芯片的模拟侧还是数字侧？

Lou

  • 0
    TI__Guru**** 2386620 points
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    您好、Louis、

    感谢您的查询。 我正在与设计团队一起检查时序规格。 我明天会回来。

    此致、

    Uttam Sahu

    应用工程师、精密 DAC

  • 0
    TI__Guru**** 2386620 points
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    您好、Louis、

    很抱歉耽误你的时间。 我与设计团队进行了核对。 请考虑第7.6节中规格表中提供的值。 文本中提到的"1us"值是一个拼写错误。 请忽略它。

    希望这能解答您的问题。

    此致、

    Uttam

  • 0
    TI__Guru**** 2386620 points
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    您好 Uttam、

    我想我仍然不理解数据表中的规格。 tDACWAIT 是指定内部逻辑将数据从寄存器 B 迁移到寄存器 A 所需的时间、还是 DAC 输出更改后的数据所需的时间？ "等待"指的是什么？  tDACWAIT 未显示在任何时序图中、因此 tDACWAIT 时序参数定义了哪两个信号转换？

    谢谢、

    Lou

  • 0
    TI__Guru**** 2386620 points
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    您好、Louis、

    对延迟答复表示歉意。 tDACWAIT 是同步模式下后续 LDAC 下降沿之间的时间间隔、或异步模式下后续 CS 上升沿之间的时间间隔。

    很抱歉、在时序图中缺失这一点。 我们将尝试在下一个版本中捕获该值。

    此致、

    Uttam

  • 0
    TI__Guru**** 2386620 points
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    您好、Uttam、

    感谢您的澄清。

    我有另一个与规范相关的问题。 SPI 时钟为50MHz、数据表显示它需要为高10ns 和低10ns、从而无需上升和下降时间。 这些参数是关键吗？ 如果我有9ns 的高电平和9ns 的低电平、这是否说明了我的设计无法正常工作的原因？

    Lou

  • 0
    TI__Guru**** 2386620 points
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    您好、Lou、

    很抱歉耽误你的回答。 SCLK 低电平周期和高电平周期是在时钟周期的中点之间测量的、如数据表中的时序图所示。 如果您的时序在边界上、最好通过降低 SCLK 频率来检查。 这样、我们就可以确定时间是否是问题所在。

    此致、

    Uttam

  • 0
    TI__Guru**** 2386620 points
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    您好、Louis、

    我将关闭此主题并关注您的另一篇文章：https://e2e.ti.com/support/data-converters/f/73/t/855350 、因为我认为这些问题确实是相同的。  我还将很快通过电子邮件与您联系。

    谢谢、

    Paul