[参考译文] DAC7821：最大输出为9.97V 而非10V

Vinay、

我不确定我是否确切地理解问题所在、但我将尝试解释一下。

对于任何 DAC 器件、LSB 大小计算为 VREF/(2^位)。 在这种情况下、假设基准电压为10V、LSB 大小将为~2.4414mV。 DAC 的满量程值为0xFFF、这意味着最大输出实际上为4095*2.4414mV =~9.9975V。 数据表还指定了+/-5mV 典型值和+/-10mV 最大值的全销售增益误差、因此满量程电压可能低至9.9875V。

这是一个非缓冲 R-2R DAC、因此您的设置很可能还包括一个输出缓冲器、该缓冲器可能会产生额外的误差。

基准可能不完全是10V、这可能会导致更多误差。

也许您可以分享更完整的系统视图、以便我们评估9.97V 满量程输出是否合理。

尊敬的 Kevin：

感谢您的回答。 我随附了原理图供您参考。

我尝试通过向 DAC 寄存器写入0到4095的值来生成三角波形。 但在某些点、电压突然降至零。 我已经检查了相对于片选信号和 RW 信号的三角波形。 但我无法得到任何推理、因为电压骤降是随机的。 我已附上示波器图像供参考。

下面是原理图

下面是三角波形的范围

下面是放大的范围

下面是 DAC 的代码

谢谢你

Vinay、

您是否可以在输出波形的其中一个下降沿触发示波器、同时监控 RW/CS/Data 时序？ 就在表面一级、这似乎不是模拟问题、它似乎是一些边际计时、它随机地表现为这些输出干扰。 如果不可能、一个值得尝试的实验可能只是减缓主机控制器的主时钟以放松所有时序、并检查此伪差是否消失。

OP282和 ADR01电路发生了什么情况？ 虽然我没有花很长时间查看 ADR01数据表、但很难了解该反馈环路是如何闭合的。

Vinay、

您对此主题是否有任何更新？

尊敬的 Kevin：

感谢您的回答。

实际上、现在输出正确。 三角波形也不会出现尖峰。 芯片选择信号时序有问题。 芯片选择信号的低电平时间大于低电平写入信号的时间。 我将 芯片选择信号的低电平时间减少到了写入信号的时间。 问题已解决。 数据将在芯片选择信号的正边沿锁存到 DAC 寄存器。 但在我们的微控制器(XMC4800)中、即使 WR 信号变为高电平、数据也将可用。 因此、当芯片选择信号为低电平时、即使 WR 信号变为高电平、数据总线上也会提供适当的数据。 但在这种情况下不会出现输出。 尖峰会出现在特定点。

2、如果我在递增每个位(0到4095)的同时引入特定毫秒的延迟、则在三角波形上、我应该能够看到类似步进的行为。 在一定的时间内、引入的延迟必须达到相同的电压。 但我没有观察到步骤。 这可能是什么原因？

谢谢你

Vinay、

不幸的是，我没有真正关注项目2的评注或问题。 您能进一步说明吗？

尊敬的 Kevin：

感谢您的回答。

1.在第一个陈述中，我的问题是，如果低电平时间芯片选择信号大于 WR 信号的低电平时间，我将获得输出吗？ 请参阅 下图中的时间 T1是 WR 信号的正边沿与 CE 信号之间的时间。 在这种情况下、特定点(特定 DAC 代码)的电压将降为零。 在三角波形上将出现尖峰(请参阅上一帖子中附加的波形)

如果 I make T1为零、这意味着 WR 和 CE 的正边沿同时发生、则工作正常。 我的问题是、数据线上的 T1数据将是基于我们所使用的微控制器的数据。 但对于某些 DAC 代码、输出仍然降为零。

2.在第二个语句中，我的问题是，如果在 for 循环中将0到4095的数据指定给 DAC 时没有给予任何相当大的延迟，则 Vout 波形应 如下所示。

这里最小点对应0V、最大点对应9.997V。

但我在循环中引入了特定的毫秒延迟、同时将每个位从0递增到4095

示例

 *(uint16_t *) ptr =(409.6 * 0)；

延迟(500)；//ms

 *(uint16_t *) ptr =(409.6 * 1)；

延迟(500)；//ms

。

。

。

高达4095

为此、Vout 波形应如下所示

此处基于您为输出提供的延迟量、该延迟应在相同级别保持不变。 但我没有在波形中观察到这一点。 波形像没有 延迟的波形。 即使我尝试通过  增加时分将其缩放到 CRO 上的最大值。

  在我们的项目中、我们将 DAC 的输出提供给 VFD (变频驱动)、后者又运行电机。 因此、我们一次不能为 最大输入提供0、因为需要一些时间才能加速。 因此、在写入 DAC 时、我们需要在两者之间提供一定的延迟量。

谢谢你

Vinay、

R/！W 引脚的状态需要在芯片选择的读取或写入周期的整个期间内保持。 因此、对于写入序列、该引脚需要保持低电平、直到 CS 上出现上升沿。 它们可能同时上升、但 R/！W 不能在 CS 之前上升、以实现有效的写入周期。 这在数据表中的时序参数 T2中捕获-表示从 CS 上升沿到 R/！W 上升沿的最短时间为0ns -而不是允许 R/！W 在 CS 之前上升的"负时间"。

关于第二项、您在原理图中的哪个位置测量输出？ OUTA_P？ 有没有其他东西连接到该网络？

尊敬的 Kevin：

感谢您的回答。
是的。 我们将测量 OUT_P 的输出 目前、出于测试目的、我们尚未将任何负载连接到输出。 因此、输出端未连接任何元件。

如果我每次增加一个位、则2.44mV 将增加。  如果 I 每次递增4位、输出端将增加9.76mV (~10mV)。  为了查看清零阶跃波形、我将按时间递增4位、在达到4095后、我将递减4位、直到 在 for 循环中达到0。 我将在每个增量之间建立100ms 的延迟。 在 CRO 上、我将把时间分频设置为 每分频100ms (X 轴)、将电压分频设置为每分频10mV (Y 轴)。  对于这种设置、我应该能够看到 CRO 的每个水平和垂直除法的清晰步骤、对吧？ 但 我无法看到这一点。
 
谢谢你

Vinay、

您能否分享输出响应的示波器捕捉？ 在此过程中、将基准置于同一个捕获中会很有帮助。

尊敬的 Kevin：

感谢您的回答。

我已附上输出响应和基准电压的示波器截图。 我已经给出了50ms 的延迟、并且每次我增加4个位、这相当于接近10mV。 但在示波器上、我将时分保持为每分段6.8s、将电压保持为每分段2V。 当我将除法设置为每除法50ms 和10mV/div 时、我无法捕获整个图形、因为这是不可能的。 您能否按照我在实验室上一篇文章中所述的方式重现设置？ 如果是、您能否向我发送输出响应？

 

谢谢你

Vinay、

我本周出差时不在办公室、但我想如果您有机会放大之前的拍摄内容、我会再次入住。

尊敬的 Kevin：

很抱歉耽误你的回答。 我在休假，所以我无法答复。 如果我缩放先前的波形、可以看到步骤。 我认为这是可以接受的。 感谢您的支持。

此致
Vinay

Vinay、

真是个好消息！ 如果您需要任何进一步的支持、请告知我们。