[参考译文] TSW14J56EVM：DAC 格式模式、ADC 位封装通道模式(多个器件)

Justin、

我假设您有一个定制板、其中包含2个 ADC 和2个 DAC 以及1个 FMC 连接器、您要连接到 TSW14J56EVM、对吧？ 时钟源是什么？ 您能否发送相关原理图？ 然后、您是否尝试在收发器模式下操作 TSW14J56？ 如果是、每个链路的 LMF 设置是什么？

在收发器模式下运行 TSW14J56EVM 时、软件将需要一个单独的用于 ADC 的 ini 和一个用于 DAC 的 ini。 两个 ini 文件都需要添加以下行才能正常工作：

收发器模式= 1.

通常、我们首先加载 DAC ini、然后加载 ADC。 然后、GUI 将用于从 ADC 采集数据。 附件是在该模式下使用的两个示例 ini 文件。  

此致、

Jim

e2e.ti.com/.../AFE74xx_5F00_RX_5F00_Mode6_5F00_XCVR.inie2e.ti.com/.../AFE_5F00_ADC_5F00_442_5F00_FBRX_5F00_TRX.ini

您好、Jim、

没错。  我有一个双 DAC 板通过 FMC 连接到评估板、在 DAC 板上堆叠了一个双 ADC 子板。  时钟和数据信号通过两块板之间的差分连接器传递。  时钟是通过 DAC 板上的单个 LMK04828实现的。  第二个 JESD 时钟和 sysref 已路由到 FPGA 评估板上的未使用引脚、以用于第二个 JESD 通信总线。 随附原理图文件。

DAC 的 LMF 为442、ADC 为484。  因此、我将把 FPGA 分解为 JESD 的 TX 和 RX 部分。  它将用作收发器、但所有内容都将硬编码到 FPGA 中、而不是在加电时读取。  我使用 INI 文件来确保每个分支都有正确的变量、而不是尝试调试硬编码值。  只要我能够使8个 TX 和8个 RX 通道协同工作、我就相信我们能够使收发器正常工作。

我目前正在浏览 FPGA 代码、以确保实现所有必需的更改、因此我希望确保了解 INI 文件中的所有变量及其导入方式。

感谢你能抽出时间。

Justin

e2e.ti.com/.../10124_2D00_ADC.pdfe2e.ti.com/.../10127_2D00_DAC.pdf

Justin、

有关 ini 文件的更多信息，请参见附加文件。

此致、

Jim

e2e.ti.com/.../TSW14J56revD-ADC-INI-File-Guide-_2800_2_2900_.docxe2e.ti.com/.../0777.TSW14J56-DAC-INI-File.docx

谢谢、Jim、这对我们有很大帮助。  到目前为止、我一直在使用 DAC 输出、因此我将从那里开始、以确保我了解并查看输出中可能发生的情况。

在格式模式中、第一个数字是相关通道(X)的 MSB (+X)或 LSB (-X)。  第二个数字是样本... -1应该是 I、-2应该是 Q。 我在初始帖子中提到的"X-3、-X-3、X-4、-X-4"(包含在默认 INI 文件中)实际上不需要、正确吗？  即样本3 (I)和样本4 (Q)。  这可以使用-5、-6、-7、-8等重复、但这不是必需的。  因此、对于 X=1：8、"X-1、-X-1、X-2、-X-2"足以声明全部8个通道。  

正如您在我的上一篇文章中提到的、波形文件应包含8个 I 和 Q 文件、以便总共包含16列(csv)。  1I、1Q、2I、2Q 等

假设我的输出是正确的、那么我在 DAC 上看到的输出是非常奇怪的。  我不确定我的 INI 文件中是否有不正确的内容、或者可能是 DAC 中的设置。  

为了进行故障排除、我创建了多个文件、每个通道使用不同的波形。  当我加载其中一个包含全部16列的波形时、输出波形看起来像是频谱分析仪上的噪声。  如果所有8个通道都包含相同的数据，则输出看起来很好，除了每个其他通道被移动90*。  IE：CH1：0*、CH2：90*；CH3：0*；CH4：90*等

考虑到这一点、我返回到我的多波形文件、并将文件减少到仅8列。  当我这么做时、虽然上面的相移仍然保持不变、但情况仍然正常。  我怀疑波形是被拉入真实而不是复杂的、这会导致二读数从第一个读数移出90*。  在对波形进行了一些操作后、我最终尝试了一些 I 和 Q 文件包含不同频率且只有第一个通道的内容。 其他通道仍然是正弦波。

在1MHz 时为"I"项、10MHz 时为"Q"项时、通道1输出为"扭曲"正弦、10MHz 信号位于1MHz 信号之上。  这证实了 I 项和 Q 项的组合。  但是，当我查看 CH2时，那里的信号完全相同，只有90*。  相同的扭曲正弦、刚刚移位。  CH3输出是正弦，CH4输出是再次漂移90*的正弦。

基于这一点，I 和 Q 值似乎已正确组合，但出于某种原因，信号也会移位90*并输出到下一个通道。  我不知道这是由 DAC 寄存器设置、INI 文件设置或错误的格式模式声明引起的。

如果需要、我已经附加了 INI 文件和波形文件-站点不喜欢 csv 扩展名、因此我将其更改为 txt。  波形文件从交替的1MHz/10MHz 信号开始(每隔一个通道是不同的频率)、我只需复制第3列并粘贴到第2列中。  这为我提供了不同的 I 和 Q 频率(理论上)。

感谢您的帮助、Jim

Justin

e2e.ti.com/.../Comp_5F00_half_5F00_I_5F00_alt.txt

e2e.ti.com/.../1067.DAC3XJ84_5F00_LMF_5F00_442_5F00_8CH.ini

我今天使用标准 INI 文件和我之前使用的一些测试波形连接了 DAC EVM、并且在该设置上的行为是相同的。  CH1和 CH2似乎共享一组数据、而3/4共享一组数据。  同样、我希望这与 INI 文件的格式模式有关、但迄今为止我尝试的所有操作都失败了。  希望我们希望使用该器件可以实现的目标。

所有输出通道均由独特的波形馈送、但所有通道的内部混频器都是相同的。  我希望达到+/-125MHz、大约为 Fs/4、但每个通道的振幅和相位会略有不同。  正如我说过的、我查看的所有示例都希望在1/2和3/4之间共享数据。

我曾想象一个16列波形、其中每对列都是一个通道的 I、Q 集。

这是可行的吗？

谢谢、

Justin

Justin、

这仍然是个问题吗？ 如果是、

1. 您能否共享客户共享的 INIS (如文件一词中所述)？

2. 是否可以获得有关 SerDes 通道如何从2个 ADC/2 DAC 路由到 J56的图/详细信息？

合并两个设备捕获的模式时，可能会出现一些 INI 格式化问题。 此外 、我们预计到 ADC/DAC 的时钟来自公共基准信号源。  请确认这是否正确。

此致、

Jim

您好、Jim、

这仍然是一个问题。  我已经尝试过许多文件模式、但我似乎找不到一种正常工作的模式。

1. 我的 ini 文件(和波形文件)大约有2个帖子。  我尝试过的一些文件模式在这里、并进行了注释。  从那时起、我又尝试了几次、但实际上是在黑暗中拍摄、包括将每列视为"样本"(即2-3将是第3列 CH2的最高有效位)。

2.我上传了上面的 ADC 和 DAC 系统的 pdf。  据我所知、ADC 似乎工作正常。  我将尝试在相邻信道上进行一些相移、以确保频率正常。

不过、一般来说、我的串行器/解串器线路与 FPGA 1-1匹配。  TX0 -> DAC1通道0；TX3 -> DAC1通道3；TX4 -> DAC2通道0；TX7 -> DAC2通道3。  ADC 上的 RX 通道也是如此。

我将修改 FPGA 代码以考虑 RX 和 TX 之间的不同设置、对每个路径的值进行硬编码... 它们也具有单独的时钟(常见的 sysref freq)。  我的时钟都来自单个 LMK04828、但每个路径都有一个专用通道、因为它们不是在同一个 DCLK 频率下运行。

不过、我还没有尝试在收发器模式下操作系统。  我想确保我完全了解每个路径和所需的配置、同时根据需要更新代码。  与此问题相关的所有测试均已在仅 TX 配置中完成。  

此外、如前所述、我在电路板和 DAC EVM 上看到的行为相同。  CH2始终是 CH1的90*移位；与 CH4和3、6和5、8和7相同。  我还没有能够在通道1和通道2上输出不同的频率或有意的相移。

感谢您的帮助、

Justin