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器件型号：DAC12DL3200 您好！
我有一个延迟敏感型应用、我正在尝试了解 DAC12DL3200用户手册中的 FIFO 说明。 我不能很好地确定您应该如何确保 FIFO 中写入和读取之间的延迟是确定性的。 FIFO 似乎有写入和读取指针、写指针在总线选通时被清零、这是有道理的。 读取指针似乎是通过 Sysref 信号复位的。 但是、如何确保这些操作同时发生(或确保写入/读取指针复位之间的时间间隔在整个电源周期内保持一致)？ 这意味着我们必须确保选通信号与 Sysref 信号具有清晰的相位关系吗？
本手册还介绍了"FIFO 对齐"。 我不确定这到底是什么意思。 这只是 FIFO 读取指针的复位吗？ 可使用选通信号或 Sysref 完成"FIFO 对齐"。 使用选通似乎更容易确保确定性延迟(假设只有一个 DAC)、但手册明确指出"使用 LVDS 选通不可能具有确定性延迟"。
我也不知道"FIFO_DLY"参数在 FIFO 中实际执行的操作。 它是用于确保时钟域的建立/保持时间、还是用于确保 FIFO 中的某些条目被缓冲、以便它们永远不会被清空？
如果无法回答这些问题、TI 能否告诉我在给定模式和采样频率下器件最坏情况下的延迟(手册仅给出"典型")？
请提供任何帮助。
谢谢
