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[参考译文] ADC09QJ800：采样频率下限

admin
Guru**** 2389910 points
Other Parts Discussed in Thread: ADC09QJ800, ADS54J66
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1174139/adc09qj800-lower-limit-on-sample-frequency

器件型号：ADC09QJ800
主题中讨论的其他器件： ADS54J66

从成本和性能方面来看、该部件似乎非常适合我们的下一个项目。

不同之处在于、我们仅需要210MSPS、并且此器件的规格最低为500MSPS。

当然、我们可以在 FPGA 中抽取、但这意味着我们实际上不需要消耗额外的热功率。

这是硬下限吗？

是否有其他类似器件可采样低至210MSPS？

谢谢

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    TI__Guru**** 2389910 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：

    我自己并不熟悉此器件、但我希望采样时钟的这个较低频率限制实际上不是硬性限制。 如果与我们的其他 JESD 器件类似、只要串行器/解串器的速率高于输出收发器的最小指定值(在本例中为2.5Gbps)、我就会期望器件以较低的采样率运行。 请注意、负责此器件的主要工程师已外出2周、因此我将尝试与我们团队的其他人联系、看看他们是否知道。 敬请期待。

    此致、Chase

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    TI__Guru**** 2389910 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：

    事实证明、由于该器件的架构方式、这确实是采样频率的一个很低的限制。

    如果您必须避免 FPGA 中的抽取、我建议查看 ADS54J66的使用情况。 该器件可在抽取旁路模式下采样低至250MSPS、但该器件确实支持片上抽取、这意味着您可以在2倍抽取模式下以420MSPS 采样、从而实现所需的210MHz 输出数据速率。 由于阻带衰减规格接近90dB 的抑制/衰减、这种方法的优势是利用低通抽取滤波器来帮助进行带外杂散抑制。 缺点是需要更高的采样时钟频率、但您也会发现 IBW 降低：-1dB 的截止频率发生在 FS*0.216 ≅91MHz。  如果 BW 降低得太多且采样时钟灵活、只需增加采样率即可增加此 BW。  遗憾的是、我们的产品系列中没有任何其他与 ADC09QJ800相当的器件、但价格却与此持平。 ADS54J66是我找到的最接近的器件。 我希望这对您有所帮助！

    此致、Chase

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    TI__Guru**** 2389910 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的快速回复。

    ADS54J66当然是一种技术选择、但价格有点贵。

    David