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[参考译文] ADC32J45EVM:JESD204 ADC 无法实现 ILA

Guru**** 1101210 points
Other Parts Discussed in Thread: ADC32J45EVM, ADC32J45
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1175636/adc32j45evm-jesd204-adc-does-not-achieve-ila

器件型号:ADC32J45EVM
主题中讨论的其他器件: ADC32J45

我有一个 ADC32J45EVM 开发板连接到 KCU105 FPGA 开发板。 我想使用 JESD204B 接口读取样本数据、但无法获取建立 BGA/ILA 的链接。 我的 LMFSK 是2、2、2、10。 我需要160MSPS。 我使用的是子类2。 当我启动 FPGA 时、接收器侧的所有内容都会被初始化、锁定且无错误、但它会一直等待、而不会出现 CGA/ILA。 如果我手动 指示 ADC 发送对齐字符(使用 GUI)、 FPGA 会接收 K 字符、但绝不会进入 ILA。 我怀疑是因为存在 SYNC~接口。 当我测量 SYNC~引脚上的电压时、它处于正确的电平并按预期运行(链路复位时的下降沿)。

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    您好 Lucas、

    我对您当前问题的理解是、当 SYNC~被 FPGA 置为高电平时、ADC32J45不会自己进入 CGS。 但是、通过使用 GUI、您可以强制 ADC32J45进入 CGS、因此 FPGA 将接收 K28.5字符。 ~~、ADC 没有进入 ILA 是有道理的、因为 SYNC Δ Σ 已经为低电平、并且当 FPGA 将 SYNC Δ Σ 置为无效时、信号不会从高电平转换为低电平。 我相信您现在能够脉冲同步~、它将进入 ILA 阶段。 让我与我们的团队讨论一下、看看他们是否知道当 SYNC~被 FPGA 置为高电平时器件为什么不进入 CGS。 请等待答复。

    此致、Chase

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    您好 Lucas、

    当链路在 SYNC~信号的上升沿进入 CGS 阶段时、该器件的 SYNC~的行为与大多数其他 JESD 接口器件的行为不同。 CGS 完成后、FPGA 应将 SYNC~取消置位、然后 ILA 阶段将开始。 我们~需要在 FPGA 处反转 SYNC Δ Σ。

    此致、Chase

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    非常有用! 我仍在努力获取样本数据、但状态位表明它已实现 CGA/ILA 和数据! 非常感谢。