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[参考译文] ADS1675:2MSPS

Guru**** 2522770 points
Other Parts Discussed in Thread: ADS1675

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1176075/ads1675-2msps

器件型号:ADS1675

您好的支持团队、

如果我错了、请纠正我的问题、但使用 ADS1675实现2MSPS 的唯一方法是使用以下设置:

Fclk = 16MHz

DRATE = 101 => Fclk/8 = 2MSPS

DRDY 时序= 1/2MSPS = 0.5us

Fsclk = 16MHz x 3 = 48MHz、这为我提供了一个正确的48Mbit/s (2x24位、因此2MSPS) 、其中一个数据位具有一个 SCLK。

如果我保持 Fclk = 32MHz

DRATE = 100 => Fclk/16 = 2MSPS

DRDY 时序保持0.5us

但 Fsclk = 32MHz x 3 = 96MHz …… 这意味着一位数据将有2个时钟脉冲?

谢谢

Andrea

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Andrea、

    很抱歉我的答复很晚;我在过去一周休假了。

    您可以使用两种方法中的任何一种来实现2MSPS 输出数据速率。  Fclk=32MHz 将生成 Fsclk=96MHz。  使用 DRATE=100将提供一个16的过采样、这减少了输入参考噪声并提供一个比 DRATE=101更大的104dB 动态范围(低延迟滤波器)。  在此模式下、DRDY 上升沿之后的前24个 SCLK 将是24b 转换结果、其余24个 SCLK 应被忽略。

    您还可以设置 Fclk=16MHz 并使用 DRATE=101、这也将提供2MSPS 的输出数据速率。  在这种情况下、动态范围将为103dB (低延迟滤波器)、每个数据输出周期对应24个 SCLK (Fsclk=48MHz)。  在这种情况下、将使用所有 SCLK 来读取转换结果。

    我看到您重新发布了这个问题;我将关闭第一个 e2e 线程。  请随时就此主题提出其他问题。

    谢谢!

    此致、
    Keith Nicholas
    精密 ADC 应用