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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/611677/ads1271-regarding-sclk-period-of-ads1271
尊敬的先生：
关于 ADS1271 ADC、SCLK 周期、数据表(第7页)指示 TFrame / 64 (典型值)。
FPGA 上的时钟限制迫使我增加 SCLK 周期。 是否存在任何问题。
快速答复是值得注意的。
此致、
Sreeneram.T
您好、Nagur、 感谢您发帖。 帧同步是一种同步接口、需要自由运行或连续 SCLK。 每帧的 SCLK 数量是恒定的、这样 FSYNC 和 SCLK 之间的边沿关系保持恒定。 因此、帧中的 SCLK 数量应始终是 调制器时钟数量的2^n 倍。 在 ADS1271中、我们将 SCLK 限制为与帧同步接口的调制器时钟频率完全相等(即 OSR x Fdata)。 此致、
