[参考译文] ADS8920B：SDO 时序超出数据表规格

尊敬的 Max：

我对答复迟交表示歉意。

没有 针对 TD_CKDO 的最小值或典型值、但是、它不应在室温下接近13ns 最大规格的任何位置。  使用 EDL 只需提前半个时钟周期启动数据、但延迟时间将保持不变(最大13ns)。  EDL 的理念是 ADC 在主机处理器捕获数据的相同时钟边沿上启动数据。  只要主机处理器在捕获后不需要保持时间或保持时间等于0ns、那么该模式就能正常工作、并允许时钟边沿从主机传播到 ADC 的时间更长、 SDO 上的数据在下一个主机捕获边沿之前在主机 MISO 上保持稳定。

2. 您没有说明您使用的 SPI 模式。  上电复位时、ADC 处于 SPI 模式00。  在此模式下、SDO 上的 MSB 在/CS 的下降沿启动、其余位在 SCLK 的下降沿启动(图56中 SDO 启动沿以蓝色显示)。  如果这是您使用的模式、则所附工程图中的启动边沿将是下降边沿、实际的 TD_CKDO 时间为8ns、这是此延迟的更合理的典型值。

对于 SPI、您通常会在与启动边沿相反的 SCLK 边沿上捕获数据。  由于您使用的是50MHz SCLK、因此您不能保证 SDO 数据在下一个 SCLK 边沿前有效、因此在您的设置中应使用 EDL、前提是您的主机处理器的保持时间要求为0ns。

此致、
Keith Nicholas
精密 ADC 应用

尊敬的 Max：

是的、不同器件上的 TD_CKDO 延迟可能会短得多、并且可能小于4ns。  在任何情况下、为了实现稳健的设计、您都需要根据 TD_CKDO 规格假设最小延迟为0ns。

请记住、主机观察到的最小延迟将大于0、因为主机和 ADC 之间的 SCLK 信号的电路板延迟以及 ADC SDO 引脚返回主机 MISO 之间的延迟。  该往返延迟可能已达到几 ns 的总延迟。  您始终可以在 SCLK 路径或 SDO 路径中添加较小的延迟。  添加一个小型 RC 滤波器(或者只添加一个与电路板和输入引脚电容相结合的串联电阻器)也会增加额外的延迟。  另一种选择是添加单个栅极缓冲器、这也会增加几 ns 的延迟。

满足规范的"最简单"方法是降低 SCLK 的速度、但我猜这在您的系统中不是一个好选择。

此致、
Keith