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[参考译文] DIX4192：关于 PLL 的锁定状态

admin
Guru**** 2390755 points
Other Parts Discussed in Thread: DIX4192

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/608170/dix4192-regarding-lock-condition-of-pll

部件号：DIX4192

您好、专家、

我的客户正在考虑 DIX4192。

我想就我的客户的以下问题提供建议。


PLL 的锁定条件是否涉及 AES 3的帧结构？
例如、如果无法识别帧、则位流的时钟再生
即使有可能、它也不会被锁定。

最棒的，雷加尔

Noriaki

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    TI__Guru**** 2390755 points
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    您好、福泽-圣、

    我已通知我的同事您的问题、他将尽快回复您。

    此致、

     Diego Melendez López í a
      音频应用工程师

  • 0
    TI__Guru**** 2390755 points
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    您好、Diego - San、

    感谢你的答复。
    我正在等待您的回复。

    最好的雷加尔
    Noriaki
  • 0
    TI__Guru**** 2390755 points
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    尊敬的福泽-圣
    只有当 AES3解码器和 PLL2都指示锁状态时、LOCK 输出才有效...

    与块相关的其他信息一样、DIR 具有 PLL1和 PLL2块以及 AES3解码器。 DIR 需要一个参考时钟、该时钟由应用于 RXCKI 或 MCLK 的外部源提供。 PLL1将参考时钟乘以更高的速率、用作 AES3解码器的过采样时钟。 解码器对 AES3编码的输入流进行采样、以便提取所有音频和状态数据。 解码后的数据流被发送到多路信号分离器、在该器件中、音频和状态数据被分离以进行进一步处理和缓冲。 脉冲发生器电路对编码输入数据流进行采样并生成16倍于帧/采样率(或 FS)的时钟。 然后、PLL2处理16 fs 时钟。 为了使 LOCK 位有效、必须同时涉及 AES3解码器[这意味着 AES3帧]和 PLL2块。

    此致、
    Ravi