我们已使用 ADS4245-EP 组装了3块电路板。 这三个都正常工作。
现在、当我们检查 ADC 数据在两个卡中不正确。
调试后、会注意到-
板1) ADC ADS4245-EP CLKOUT p/n 振幅未达到预期水平 -接近500mVpp (其中、与工作卡中的一样、接近1Vpp)
2) ADC ADS4245-EP CLKOUT_p 存在 -几乎为1Vpp、而 CLKOUT_n 不存在。 (器件引脚和监控点之间通过导通)
我怀疑 ADC 是否出现故障。
所有3个电路板具有相同的时钟输入。 (探测和验证)
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所有三个电路板都在工作、包括具有完整应用代码的 ADC。
使用单端探针在 R215探测输入时钟。
在 PCB 顶层靠近 ADC 的过孔处探测 ADC CLKOUT。
ADC CLKOUT 连接到 FPGA 中的单个 LVDS 接收器、在 FPGA 中启用100E 的内部端接。
序列中的图像为：
1) 1)电路板1 - CLKIN (单端)
2) 2)电路板1 - ADC CLKOUTP (精简幅度)
3) 3)电路板1 - ADC CLKOUTn (精简幅度)
4) 4)板2 - CLKIN_p (单端)
5) 5)电路板2 - ADC CLKOUTP (存在- 大约1Vpp)
6)电路板2- ADC CLKOUTn (不存在)
7) 7)显示探测位置的电路板
8)最后两幅图像 -原理图
我们使用的时钟源是 L0M0KM6010E32IA、100MHz、LVPECL。
VCM 连接到交流耦合滤波器输出、为 ADC 提供 VCM 提升输入。
原理图如下。
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您好！
我更换了其中一个板中的 ADC。 而在更换 ADC 后、情况是相同的。 ADC_CLKOUTP 正常、ADC_CLKOUTn 振幅减小。
我已经在 R221、R222和 R215处捕获了输入时钟的波形。 这些波形看起来正常。 请检查。
此致、
与 LVPECL 时钟相关的以下是数据表中的详细信息：
1) LMK61E2-100M 数据表：LVPCEL 时钟
VOD 输出电压摆幅 = 700 (最小值) 800 (典型值) 1200 (最大值) mV
VOUT_DIFF_Vpp 差分输出峰峰值= 2x|VOD|
可以是2.4Vpp
2) ADS4245-EP
CLKP、CLKM 输入被施加到端子：最大 AVDD (1.8V)+0.3V = 2.1V
正如您所写的、ADC 图为 wrt 1.5V 差分时钟、而2.3585Vpp 和2.7839Vpp 的 ADCCLK 不适用于1.8V 器件。
对于此 Pls 检查输入 clk、使用差分探针探测、显示 Vpp 为1.8442V
为了减少输入时钟的摆幅、输入150E 端接被174E 取代、从而提供1.6532Vpp 的 Vpp。
通过此更改、在 ADC 的时钟中没有改进。
仍然存在100MHz 时的 CLKp、并且缺少 CLKn。
连接了其他探测的输入和输出时钟、以供您参考。
请对此进行评论。
您好！
正如您在上一个帖子中所写的那样、我检查了时钟和 ADC 的电源序列。 ADC 电源1.8V 比 ADC 的时钟低将近7ms。
请查看下面的图。
正如您说过的、我将确认这两者的探头阻抗。
我将在 clk 上上传具有100E 端接的图。
关于电路板、
即使是正在工作的第三个电路板、现在也具有相同的状态。
详情如下：
电路板1和电路板2 - ADC 输出时钟 - CLKOUTP 存在"100MHz"、CLKOUTn -"不存在"
即使是这样(可能就像我在 FPGA 中使用差分 LVDS 接收器缓冲器一样)、我也会在 FPGA 中遇到问题。 因此、函数测试目前通过。
但请注意、CLKOUTn 在电路板1和电路板2上仍然不存在。
电路板3： ADC CLK p 和 n 都在持续变化。 它们在100MHz 时不稳定。
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