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器件型号：AFE5809 您好！
我发现我的定制 AFE5809板有一个非常奇怪的行为。
ADC_clk 为20MHz、抽取因子 M=32、输出位数为16。 moudle bypass = 0、输出通道选择= 0、全 LVDS = 0、因此 a.i、a.q、B.i 和 B.q 将在通道1上成功输出、然后是28个填充的零。 我只需检索所有8个通道的通道1/3/5/7上的数据。
对于我的至、这4个通道应该全部 与 FCLK 同步、但实际上在我的情况下不同步。 请参阅图1。 尽管 lan1和 lane 3是同步的、但 lane 5/7和 lane 1/3之间存在随机延迟。 当我说"随机"时、我的意思是每次系统复位后延迟都不同、但之后不会改变。
图1：串行至项目雷尔传输后4个通道上的数据，样本时钟= 20MHz
为了确保这种延迟是由 FPGA 逻辑还是由5809本身引入、我随后在 串行至 rell 转换之前观察到了数据、如图2所示、与图1一致。 我想延迟是5809。
图2串行转 rell 转换之前4个通道上的数据。 采样 clk=80MHz (采样不足、但可以进行演示)
问题是这种延迟的剂量如何？ 这使得 FCLK 毫无意义。 我应该如何避免这种延迟？ 谢谢！
