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[参考译文] ADS1278:TDM 模式采样速率限制?

Guru**** 2394305 points
Other Parts Discussed in Thread: ADS1278

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/676351/ads1278-tdm-mode-sample-rate-limitation

器件型号:ADS1278

我在固定位置 TDM 模式下从 ADS1278收集数据。 我的接收器配置为在 SCLK 的上升沿锁存数据、因为 ADC 应在下降沿移位。 以144kHz 的频率运行采集时、我始终会看到 DOUT1的 MSB 等于1、其余 DOUT1位处于预期值。 来自其他7个通道的数据看起来正确。 我将 DVDD 设置为2V、IOVDD 设置为3.3V。

仔细查看数据表尝试对此进行调试后、我开始怀疑您在 TDM 模式下实际上可以在144kHz 频率下获得8个通道。 根据帧同步时序规格、高速模式下的最小 CLK 周期为27ns。 假设时钟上的占空比为50%、则为13.5ns。 但是、允许的 DOUT MSB 传播延迟可高达21ns。 假设8个通道为24位、周期= 2 *传播延迟、您可以保证的最佳频率为~93kHz。

是否有人可以确认我怀疑此器件在 TDM 模式下具有采样率限制、或者我是否看到其他东西?

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    您好、Andrew、

    感谢您发帖。

    绝对正确的是、MSB 传播延迟会导致您在 ADS1278的最高数据速率下误读 MSB。 具体而言、只要 SCLK 周期的一半小于 tMSBPD 或 tDOPD、就会遇到此问题、如您所述。

    数据表的图88中显示了权变措施解决方案(尽管未明确指出)。 在该图中、您将看到一个 D 触发器和一个逆变器、可用于为来自 ADS1278的数据重新计时。 您仍将在 MCU 检测到的 SCLK 上升沿读取数据;但是、它将延迟一个 SCLK 周期。 下面我包含了一个时序图、以帮助说明这将如何工作:

    此致、

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    谢谢 Ryan。