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[参考译文] ADC32RF45:ADC32RF45

Guru**** 2526200 points
Other Parts Discussed in Thread: ADC32RF45

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/672998/adc32rf45-adc32rf45

器件型号:ADC32RF45

您好!

我在12位旁路模式下以3GHz 采样率在 LMFS=82820下使用 ADC32RF45。 我尝试在12位斜坡模式下使用 ADC、但我还无法观察此斜坡模式。 我所观察的只是一些混合数据、这绝对不是斜坡模式。 但是、当我使用正常的 ADC 数据并且不将任何内容连接到 ADC 的模拟输入时、我会观察到零和 FFs、这只是噪声。  

当我在12位斜坡模式下使用 ADC 时,我观察到 SYNC 几乎一直处于高电平,除了极少数情况下,它仅在特定数据模式下在1个内核时钟周期内变为低电平,并且在不破坏代码组同步的情况下返回高电平。 I 通过 CGS 和 ILAS 阶段。

我的问题是:

1) 1)我应该为12位斜坡模式专门设置哪些寄存器。 我要调整的只是 JESD 数字页寄存器 x03至 x01。 出于完整性考虑、我还在 JESD 数字页面中列出了其他寄存器:

寄存器地址      寄存器值

x02               X0F

X03               x01

x037             x01

X032-x035        X00

x01              x80

X07              X0F

X06              X00

X04              X00

2) 2)为什么仅在某些数据模式下很少会取消同步信号的置位。 它是否与我在输出端获得的混合数据(而不是12位斜坡数据)有关?  

如果您需要、我可以附加一些显示同步失效以及我在输出端获取的混合数据的调试核心输出。

我相信、我离使该 ADC 正常工作还有一步之遥。  我们非常感谢您的任何帮助和/或建议。  

Erdal

 

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    Erdal、
    我已将您的问题发送给一位工程师、该工程师将对此进行研究。
    此致、
    Brian
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    您好!

    为了避免混淆、我要澄清几点。  

    首先、当我说 "我通过 CGS 和 ILAS 阶段"时、我意味着我对这些状态没有任何问题、即 CGS 和 ILA 阶段成功实现。

    其次、当我说 SYNC 信号无效时、我是说 SYNC 信号从高电平状态变为低电平状态。

    谢谢你  

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    E.G.,

    要启用斜坡测试模式、您需要执行以下操作:

    在 JESD 数字页面(690000h)中、为两个通道将0x01写入地址0x03。

    我不知道为什么您看到 SYNC 信号下降。

    此致、

    Jim

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    您好!

    现在一切都正常。 谢谢你。 我的问题是 FPGA 方面、而不是 ADC32rf45方面。

    Erdal