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[参考译文] ADC12D1800RF：第二个奈奎斯特镜像

admin
Guru**** 2383340 points
Other Parts Discussed in Thread: ADC12D1800RF
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/668304/adc12d1800rf-second-nyquist-image

器件型号：ADC12D1800RF

我有一个使用 ADC12D1800RF 的设计。  我们在 DESIQ 模式下运行该器件、在第二奈奎斯特区域以2.3GSPS 的速率运行。  我看到的图像是¾*FS。

您是否有任何测试数据指定此映像应该是什么？  我测量的是-38dBc。  TI 是否认为 ADC 会在此处产生图像？

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    TI__Guru**** 2383340 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Dan、您好！

    我们将查看您的问题、并很快与您联系。

    此致、

    Dan
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    TI__Guru**** 2383340 points
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    你(们)好 Dan

    在任何 DES 模式下运行时、ADC12D1800RF 总共有4个对输入信号进行采样的交错式子 ADC。 由于采用这种架构、交错转换器中的偏移、增益和采样时序不匹配会导致交错相关杂散。  

    请查看本文档中的信息、其中详细介绍了这一点、并提供了实现最佳性能的建议：

    http://www.ti.com/analogue/docs/litabsmultiplefilelist.tsp?literatureNumber=slaa617&docCategoryId=1&familyId=2020

    TI 参考设计还提供了一些有关驱动 ADC 输入以在不同 DES 采样模式下实现最佳性能的建议。

    http://www.ti.com/tool/TIDA-00113

    我希望这对您有所帮助。

    此致、

    Jim B

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    TI__Guru**** 2383340 points
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    我看到的图像远高于纸张中显示的图像。 这是因为我位于第二个奈奎斯特区域吗？ 对于交错杂散在第二奈奎斯特区域的强度、您有什么想法吗？
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    TI__Guru**** 2383340 points
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    你(们)好 Dan

    是的、如果杂散是由于交错时序不匹配导致的、则杂散幅度将随着输入信号频率的增加而增加。

    (对于固定的采样时序误差、信号压摆率越大、电压误差越大)

    为了最大限度地降低杂散水平、请遵循参考文档中描述的缓解技术：

    1. 确保 ADC 在配置完毕后已经过校准、并且具有稳定的时钟、并且接近最终工作温度。 这将优化交错组之间的增益和偏移匹配。
    2. 尝试调整 DTA 设置(DES 模式时序调整)。 这将微调交错转换器的 I 和 Q 对之间的双边沿采样时序。 调整、直到 FS/2-Fin 时序毛刺幅度最小化。 这也可能会在一定程度上降低 FS/4+/-Fin 杂散的幅度。

    我希望这对您有所帮助。

    此致、

    Jim B

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    TI__Guru**** 2383340 points
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    我已经尝试移动 DTA、偏移和 FSR。  其中没有一个似乎影响 FS/4 +/- Fin 杂散。

    我认为偏移和 FSR 正常工作、我正在测量这些、我可以看到直流偏移和增益平衡得到了改善。   

    此外 、tidu175a.pdf 还会在第21页上说明如何优化 FSR。  数据表显示、当我更改 FSR 时、我需要重新运行校准。  我是否需要重新运行校准？  似乎没有什么不同...  

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    TI__Guru**** 2383340 points
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    我的频谱中仍然有几张图像。 我无法影响他们。
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    TI__Guru**** 2383340 points
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    你(们)好 Dan
    您正在以 DESIQ 模式运行、fs = 2.3GSPS。 您申请的是什么 Fin？
    我将尝试在实验室中设置该参数、并收集一些比较数据。
    此致、
    Jim B
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    TI__Guru**** 2383340 points
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    1800MHz 是一个很好的测试点。
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    TI__Guru**** 2383340 points
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    您是否成功尝试重复了我看到的内容？

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    TI__Guru**** 2383340 points
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    你(们)好 Dan
    很抱歉,我还没有。
    上周我试图完成这项工作，但由于其他承诺，时间已经过了。 我本周出差几天、但将于星期四回到办公室、并在星期四的中午前完成测量。
    此致、
    Jim B
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    TI__Guru**** 2383340 points
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    你(们)好 Dan

    下面是一些初步数据。 我使用的是 ADC12D1600RFRB 评估板、其外部时钟频率为1150MHz、因此 FS 为2300MSPS。 FIN 为1797.77MHz、调整为大约-0.5dBFS。 我在 Desi 模式下仅使用实验室质量平衡-非平衡变压器驱动 Vini 进行了第一次测量。 然后、我使用 TC1-DESIQ-SBB 来驱动 Vini 和 VINQ、并选择 DESIQ 模式。

    /cfs-file/__key/communityserver-discussions-components-files/73/0830.ADC12D1600RF-DESxx-Spur-Evaluation-for-E2E.pdf

    1797.77MHz 时的 FIN 折叠为502.23 MHz。

    FS/2-Fin 杂散在647.77MHz 时出现、并且是限制杂散。 调整 DES 时序调整设置后、在 Desi 模式下、我可以将此杂散设置为比满量程低约60dB、在 DESIQ 模式下比满量程低约55.6dB。

    基于此、您获得的-38dBc 杂散可能是由于驱动 ADC 输入的信号路径存在一些问题。 如果您在 Desi 或 DESQ 模式下运行、杂散性能看起来是什么样的？ 您能否共享 ADC 输入路径的原理图和布局？

    此致、

    Jim B

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    TI__Guru**** 2383340 points
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    如何共享原理图和布局？ 我不想发布它。
    以最糟糕的方式调整 DTA 的杂散电平是多少？
    当我移动 DTA 时、我看不到我的杂散电平有任何变化。 直流和增益调节旋钮也是如此。
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    TI__Guru**** 2383340 points
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    你(们)好 Dan
    感谢您在离线讨论中的参与。 现在 DTA 调整工作正常、我想我们可以关闭这个线程。
    此致、
    Jim B