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[参考译文] TLV2553：删除了 CLK 下降沿到 CS

admin
Guru**** 2382480 points
Other Parts Discussed in Thread: TLV2553
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/671474/tlv2553-clk-falling-edge-to-cs-removal

器件型号：TLV2553

我在突发模式下使用具有400kHz 数据时钟的 TLV2553。 我注意到、数据表要求在时钟的最后一个下降沿之后的0ns 最小保持时间。 保持-8.95ns 会产生什么影响？

谢谢

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    TI__Guru**** 2382480 points
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    您好！

    感谢您在 E2E 上提出的问题。

    我想您所说的是第6.8节和6.9节(时序要求)以及图33中所示的 th3 (最后一个 I/O 时钟下降沿之后的保持时间 CS 低电平)、如果我错了、请纠正我的问题。 0ns 是一个最小时序要求、这意味着/CS 可以 在最后一个可用 I/O 时钟脉冲的同时立即被拉回到高电平、并且在数据的读取和写入中没有任何冲突。 在更长的时间内保持/CS 低电平没有任何影响。

    谢谢。

    此致

    戴尔

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    TI__Guru**** 2382480 points
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    您好！

    我使用的是3.3V 电源上的器件、在 CS 数据时钟的下降沿可能违反8.95ns 的规定、这是否是实际的问题？

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    TI__Guru**** 2382480 points
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    没有针对 th3的最大时序限制、在 I/O 时钟的最后一个下降边沿之后没有任何问题具有更长的/CS 低电平信号、我认为如果你在谈论 th3、这不是违反。 谢谢。

    此致
    戴尔
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    TI__Guru**** 2382480 points
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    问题是 CS 可能会在 IO 时钟的最后一个下降沿之前上升到8.95ns。
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    TI__Guru**** 2382480 points
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    我现在理解你的问题，我为这种误解道歉。 /CS 在 I/O 时钟的最后一个边沿之前不能变为高电平、否则、ADC 无法检测到最后一个时钟脉冲、如果使用8或12时钟计时模式、SDO 上的最后一位(LSB)将丢失、 对于8时钟传输模式、它还会影响 SDI 上的最后一位数据。 对于16时钟计时模式、ADC 将在当前 I/O 时钟的第16个下降沿之后启动电流转换、因此如果无法检测到 IO 时钟的最后一个下降沿、也会受到影响。 谢谢。
    此致
    戴尔