This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS1281:CLK 电平要求

Guru**** 2511985 points
Other Parts Discussed in Thread: ADS1281

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/670720/ads1281-clk-level-requirements

器件型号:ADS1281

您好!

CLK 输入 (引脚1)的最小和最大电平是多少?  

我已搜索数据表、但找不到任何规格或其他详细信息。

谢谢、
Mike

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Mike:

    在电气特性表中、有一个"数字输入/输出"部分提供了以下规格:

    VIH (输入高电平)和 VIL (输入低电平)应应用于时钟输入。 最小 VIH 和最大 VIL 会告诉您时钟信号与 ADS1281配合使用时需要达到的数字阈值。

    此外、数据表前面附近有一个绝对最大额定值表、对输入电压施加绝对限制、以避免损坏器件

    如果您有任何其他问题、请告诉我!

    此致、
    Chris