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[参考译文] ADC32J44：子类0的 SYNC~信号时序

admin
Guru**** 665180 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/694239/adc32j44-sync-signal-timing-for-subclass0

器件型号：ADC32J44

在子类0中工作时、我们是否需要满足 SYNC~信号的设置/保持时间要求？ 原因是我们的硬件组件可能无法实现这一点。

如果需要、我们是否可以丢弃 SYNC~信号并改用软同步？ (使用寄存器3A - SYNC REG、SYNC REQ EN)

谢谢你

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    TI__Guru**** 665180 points
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    你(们)好
    我们已收到您的问题。 有人很快会提供更详细的回复。
    此致、
    Jim B
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    TI__Guru**** 665180 points
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    Ben、

    如果您仅使用一个 ADC、则使用软件控制的同步不会出现问题。 但是、在启动链路时、在将 SYNC 设置回高电平之前、必须确保 FPGA 在所有通道上接收到有效的 K 字符。

    此致、

    Jim

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    TI__Guru**** 665180 points
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    非常感谢、那么您是否建议将该引脚连接到静态高电平？
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    TI__Guru**** 665180 points
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    是的。 作为备份计划、您可能希望在此引脚上有一个测试点、以防您决定使用 FPGA 对其进行控制。