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[参考译文] ADS1256:与 SYNC 引脚的多个 ADC 同步不起作用

Guru**** 2546020 points
Other Parts Discussed in Thread: ADS1256

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/694516/ads1256-multiple-adc-synchronization-with-sync-pin-is-not-working

器件型号:ADS1256

我们必须测量磁体的磁场,其中每个轴数据将从每个 ADC 中获取

要测量 X 轴- X 通道连接到一个 ADS1256

要测量 Y 轴- Y 通道连接到其他 ADS1256

为了测量 Z 轴- Z 通道被连接至另外一个 ADS1256

由于我们需要测量精确的磁场、所有 ADC 的 SYNC 引脚都连接到一个 IO 引脚、我们在上电后执行同步一次。

测试程序:

在所有 ADC 上生成相同的磁场。

软件读取过程:

生成同步

将 RDATAC 命令发送到所有 ADC 以及 X 的 DRDY 中断内部、我们将读取 X、Y、Z 的数据  

但是、当看到数据时、捕获的值存在 n X、Y、Z 的相移

每个轴上有5-6个样本的读数差异。

那么、问题可能是什么?

注意:如果我们看到 X 的 DRDY 引脚、它始终保持恒定(脉冲打开和关闭时序)

如果我们看到 Y、Z 的 DRDY 引脚、则它不是恒定的(逐渐变化)

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Sreenath、

    欢迎访问 TI E2E 论坛! 您是否能够分享您的电路原理图?

    您是否对 ADC 执行了任何偏移和增益误差校准?
    如果您看到每个 ADC 的输出代码之间存在差异、并且确保每个 ADC 的输入信号相同、则该差异可能由偏移或增益误差解释。 为了使所有 ADC 结果匹配、可能需要执行系统偏移和增益校准(注:这与自校准不同)。 如果"5-6个样本读取差异"表示输出代码相差5-6个计数、则这肯定在 ADS1215的典型偏移/增益误差容差范围内。

    关于 Y 轴和 Z 轴的/DRDY 周期...
    如何为这些 ADC 计时? 所有 ADC 之间是否有共享的单个外部时钟源、或者每个 ADC 是否连接到其自己的晶体? 如果时钟相互独立、那么您可能会看到/DRDY 周期漂移与晶体的振荡频率成比例;但是、我不确定您看到的变化大小、无法知道晶体容差是否足够大、无法解释这种影响。 如果您有一个示波器或逻辑分析仪屏幕截图来说明这个不断变化的/DRDY 周期、这会很有帮助。

    注意:在开始持续收集数据之前、只需发出一次"RDATAC"命令。 因此、您可以在/DRDY 中断之外发出此命令。 此外、在配置 ADS1256时、我建议始终在任何"WREG"命令之前发出"SDATAC"命令、以确保 ADC 不处于 RDATAC 模式(WREG 命令被忽略)。

    我希望这对您有所帮助、
    Chris
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    您好、Christopher 感谢您的回复、

    我们为每个具有相同频率(7.8MHz)的 ADC 使用不同的晶体(时钟源)。

      但在器件上电后的任何时候,我们都会将 SYNC 引脚从低电平变为高电平,这实际上会同时同步所有 ADC。

      如果我错过了任何内容、请建议...?

    2.连接两个 ADC 的 DRDY 信号、采样率为15K。

      如果我们检查这些信号、则 DRDY 信号会逐渐偏移。

      那么,您能不能向我建议 导致这些问题的原因(DRDY 信号偏移)...... ?

      DRDY 信号漂移:

      CH2信号逐渐向左侧移动

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    您好、sreenath、

    1. 当使用单独的晶振时、这些时钟有可能异相。 发出同步脉冲时、实际的同步操作将在下一个内部时钟边沿之一发生。 在这种情况下、ADC 将几乎保持同步、可能需要1-2个时钟周期、这不应该是一个问题...

    2. 如果我理解正确、则在切换 SYNC 引脚后所有/DRDY 脉冲将保持一致、但在经过一段时间(几分钟?)后、您会看到/DRDY 脉冲不会进行死因同步、这是正确的吗?

      如果是这样、则很可能是由于晶体振荡频率存在轻微差异(请注意黄色/DRDY 周期为15.15kHz、误差为1%)。 遗憾的是、解决此问题可能不容易。 我看到的解决此问题的可能解决方案是...

      1. (最简单的解决方案)您定期发出同步脉冲以重新同步设备。 这将暂时重新对齐/DRDY 脉冲、但需要经常重复此过程、以确保/DRDY 脉冲不会漂移超过某些可接受的限值。

      2. (BOM 更改)您可以尝试通过调整负载电容值来略微调整晶体。 在调整负载电容时、晶体振荡的频率可以"拉";但是、这是一种非常手动的方法、每个晶体所需的负载电容会稍有不同。

      3. (PCB 更改)或者、您可以建立一个连接到每个 ADC 的单个外部时钟源(确保每个 ADC 的外部时钟频率相同)。 这可以通过将晶体振荡器(缓冲时钟)连接到所有 CLKIN 引脚来实现、也可以通过在 ADC1上使用单个晶体、然后以菊花链方式将时钟从 ADC1的 CLKOUT 引脚连接到 ADC2的 CLKIN 引脚等来实现

    此致、
    Chris