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[参考译文] ADS54J60：在接收数据中卡住的位

admin
Guru**** 2501755 points
Other Parts Discussed in Thread: ADS54J60EVM, ADS54J60, ADS54J20

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/712929/ads54j60-stuck-bits-in-received-data

器件型号：ADS54J60
Thread 中讨论的其他器件： 、Strike、 ADS54J20


在以下设置中、我们看到 FPGA 上接收到的 ADC 数据中的 A0 (1：0)和 B0 (1：0)位置有一些卡住的位。
有时位0在数据中切换、有时会卡住。 但位1始终卡住。

如果我们"触发 ADC 数据"、则卡滞位的位置更改为 A0 (14：15)和 B0 (14：15)

如果我们使用12个八位位组 RPAT JESD 测试模式、则没有卡住的位。

(下图显示了从3种场景中捕获的内容)


我们根据以下设置在定制板中观察到同样的情况。

设置：

ADS54J60EVM 连接到 Xilnx KCU105
使用外部1GHz 时钟

FPGA 时钟= 250MHz
K = 16
SYSREF 分频器设置为256
SYSREF 处于连续模式

我们遵循的步骤如下：

对 FPGA 进行编程
加载修改版本的 LMK_Config_External_Clock 以生成所需的时钟和参考频率
按下 ADCReset 按钮
加载 ADS54J60_LMF_8224.cfg
我已经尝试过此文件的修改版本来删除 LMK 写入以使 sysref 生效和失效(正如我们希望的连续版本)、但这没有什么区别。


您能建议我们的设置中出现任何会导致此问题的问题吗？

此致

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    TI__Guru**** 2501755 points
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    Isabel、

    您能否尝试在4211和4244模式下使用 ADC 以查看结果是否有任何不同？  降低采样率是否会改变？ 同步是否稳定？ SYSREF 的频率是多少？ 您只需提及除以256即可。 LMK 是为 ADC 提供1GHz 时钟、还是来自其他一些源？ 如果它来自另一个源、它必须与 LMK 同步。 我有一个 KCU105、也可以尝试复制此测试。 我只需要这些信息、以便我的设置与您的设置一样。

    您使用的是哪个版本的 ADC GUI？

    此致、

    Jim  

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    TI__Guru**** 2501755 points
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    你好 Isabel
    我们已收到您的问题。 有人很快会提供更详细的回复。
    此致、
    Jim B
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    TI__Guru**** 2501755 points
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    您好、Jim、感谢您的快速回复。

    我将尝试4211和4244模式、并降低采样率变化。

    我假设您是指进入 ADC 的 SYNC 信号？ 我们已经探测到它、它稳定且高。

    SYSREF 频率为3.90625MHz (1000-256)。

    LMK 提供1GHz ADC 时钟。

    JESD 内核设置为"使用全局时钟驱动 JESD204内核时钟"、而 LMK 配置为在 CLKout 12上生成125MHz 内核时钟。

    我们使用的是 ADS54Jxx GUI v1.8。

    只是为了澄清我原来的帖子-这可能是令人困惑的。  我的屏幕截图仅显示了 ADC 数据中有固定位的两个通道。样本 A1、A2、A3、B1、B2和 B3均正常(请参阅下面的 B1)、即仅每4个具有固定位的1GHz ADC 数据样本一次。

    此致、  

    Isabel

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    TI__Guru**** 2501755 points
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    Isabel、

    当我查看之前的屏幕截图时、似乎有数千个连续样本对这两个位有问题、而不仅仅是每四个样本。

    此致、

    Jim
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    TI__Guru**** 2501755 points
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    在屏幕截图中、唯一不可切换的位是 A0 (1)和 B0 (1)、B0 (0)将在一定时间内保持静态、并在一定时间内切换。 鉴于这是噪声、所有其他位都只是符号位。 只需通过每个样本来清除、这意味着每个 A0样本。 Vivado ILA 的运行频率为250MHz、对于全千兆采样模式、A0、A1、A2和 A3的运行频率为250MHz。 这同样适用于另一个通道。

    Richard

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    TI__Guru**** 2501755 points
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    Richard 和 Isabel、

    您能否对 FPGA SerDes 输入执行眼图扫描(IBERT)？ 我想了解 连接到 FMC 引脚 B16/B17和 A6/A7的通道与其他通道的比较情况。 这些是仅包含 A0样本和 B0样本的通道。 如果您能够运行其他 LMF 设置、则会将其他样本放置在与 A0和 B0相同的通道上。 如果通道存在问题、我希望您也能看到其他样本中的不良数据。

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    正如 Isabel 在她的第一篇帖子中所说、我们在定制 FPGA 板上遇到了完全相同的情况、其中 ADC、LMK 和 FPGA 位于同一 PCB 上。 我们尝试过的两个定制板上也会发生同样的情况。 再加上它在 KCU105上产生了相同的行为、我认为这不是硬件问题。

    我们一直在尝试使用 KCU105来调试该问题、因为它使我们能够更直接地访问 LMK 和 ADC 寄存器、但到目前为止、没有任何组合可以解决该问题。

    我正在尝试解决这个卡住的位实际上会对我们的数据产生什么影响、因为整体数据看起来不错、尽管从 ILA 捕获数据、对其进行的频谱分析确实显示了一些频率为250MHz 的内容、这可能是轻微偏置的表现 该卡住位会导致每4个采样发生一次。

    Richard
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    TI__Guru**** 2501755 points
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    我刚刚按照 slau711中的说明尝试使用高速数据转换器专业版附带的构建。 当需要将 FMC VADJ 更改为1.8V 时、读取 FMC HPC 时会显示该卡不存在。 无论如何、我尝试继续为1GHz 参考设置 LMK 和 ADC、尽管说明不适用于 ADS54J60EVM、因此指南中的菜单不匹配。 然后、我尝试进行数据采集并得到超时错误。

    在我们有与指南不同的电路板的情况下、读取 FMC 是一个问题还是没有问题。 您是否能够为 LMK 和 ADC 提供配置文件、该文件在分配模式下绝对适用于1GHz 参考。

    我在说明中注意到的另一件事是将时钟连接到 J5和 J7两个输入。 我想这相当于我们板上的 J4和 J6。 鉴于我们要在分配模式下使用 LMK、是否需要同时提供两个时钟？

    谢谢

    Richard
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    TI__Guru**** 2501755 points
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    Richard、

    将外部1GHz 电源连接到 SMA J6。 转至低级视图选项卡并导航至名为"lm_Config_External_Clock.cfg"的文件。 这将为时钟分配模式设置 LMK。 加载此文件后、按下电路板 ADC 复位开关、然后加载"ADS54J60_LMF_8224.cfg"文件。 这将使 ADC EVM 启动并运行。  这将为 FPGA 提供250MHz 时钟。  SYSREF 默认分频器值将为768。 您可能需要在 GUI 上的 SYSREF 和 SYNC 选项卡下将其更改为256。

    您有哪个版本的 ADC EVM？ 您能否向我发送 ADC 器件本身的标签信息？ 如果您认为这可能是由 ADC 引起的、我 愿意向您发送更换电路板。 如果是、我想让您的板查看我们是否可以重复您的捕获板问题。

    此致、

    Jim

      

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    TI__Guru**** 2501755 points
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    使用这两个脚本、我无法获取 HSDC Pro 软件来捕获数据。 LMK 脚本未激活时钟12、因此我假设您的设计中的 JESD 内核已设置为使用单个时钟。  您的 HSDC Pro 编译很好、那么您指向我的那些脚本是否确实设计为与该软件提供的位文件配合使用？ 我尝试的第一次捕获得到一条有关 JESD 内核的错误消息、所有其他捕获都显示 DDR 超时。

    此外、您从未回答过我关于能够调节 VADJ 和无法读取 SLAU711指令的 FMC EEPROM 部分的问题。  

    如前所述、我们在自己的 FPGA 卡上的两个 ADC 上都看到这种卡位行为、因此不太可能是单个器件。  

     

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    TI__Guru**** 2501755 points
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    e2e.ti.com/.../8524.kcu105.zip

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    TI__Guru**** 2501755 points
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    我们检查了硬件、这些电源轨之间存在适当的延迟、因此已在 EVM 上完成了修改。 在我们的硬件上、我们使用第一个轨来启用第二个轨、而不是使用电容器、但这也具有所需的效果。

    在电话上、我忘记提醒您 Isabel 在第一篇帖子中的观点、即在使用测试模式时、位切换正常、表明这不是该通道的问题。

    当 ADC 对真实数据进行采样并将其形成 JESD 传输层时、会出现此问题。
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    TI__Guru**** 2501755 points
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    我还在 HSDC Pro 构建中使用了另一个 GO、窗口设置为32768 (在两个位置)、但仍然得到 DDR 超时错误。 您是否能够以某种文件的形式向我发送您在设置过程中所做的捕获。

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    TI__Guru**** 2501755 points
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    Richard、

    我刚刚从设计团队那里收到了以下信息：

    "默认情况 下，四个交错内核之一的 OVR 位于16位输出数据的第[1]位，而不是 ADC 的数据。 这是一个错误。

    但是、由于最后两个 LSB 被埋在 ADC 的热噪声之下、此错误不会改变总体性能。

     

    该‘始终写入1’位通过删除 OVR 并将 ADC 的数据放在位[1]上来纠正错误。

     

    根据客户的描述，这可能是他发现第4个输出样本中有位[1]卡住的原因。

    让我们看看即使在设置此位后，他的问题是否仍然存在。”

    要解决此问题、您需要始终向0x6A00页地址0x12的位1写入"1"

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    在我与您共享的节点设计中添加更多"chipscope"、我可以看到、来自 JESD 内核 PHY 部分的数据流中存在静态位。 我认为 phy 与 sysref 或 SYNC 无关、只是取消了8b10b 编码、因此这确实表明静态位位于传输的数据中。

    我们还使用了使用 JESD IP 创建的示例设计、还看到了卡住的位。

    正如我所说的、尽管我们在一系列硬件上看到了这一点、但我不认为这是硬件故障(尽管我想您是否可以使用8224 JESD 方案向我发送一些1G 样本数据、以表明这不是一个一般问题) 但可能是我们驱动或设置器件的方式。
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    TI__Guru**** 2501755 points
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    请尝试此寄存器写入更改。

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    TI__Guru**** 2501755 points
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    第0x6A00页的寄存器地址0x12不会出现在 GUI 的低级视图中。
    我们在 ADS54J60_LMF_8224.cfg 文件中添加了以下行

    0x6A0012 0x02

    通过查看寄存器映射，我们看不到一种方法来选择这适用于哪个通道(A 或 B)。
    我们还需要向 cfg 文件中添加任何其他内容吗？


    此致
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    TI__Guru**** 2501755 points
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    e2e.ti.com/.../0602.ADS54J60_5F00_LMF_5F00_8224_5F00_new.cfgIsabel、

    如果您将其添加到配置文件中、它将自动将其写入两个通道。

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    只是回复有关这些位在热噪声中的评论。 下面是我们得到的电流 ADC 本底噪声(这是通过在 Vivado 中捕获我们的设计并导入到 MATLAB 来实现的、因为我无法使 HSDC Proc 构建正常工作)。 如您所见、在250MHz 时有一个不同的音调。

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    TI__Guru**** 2501755 points
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    这是我们尝试的更改、但结果的行为不一致。
    连续的 ILA 采集
    -有时 A0和 B0的 bit [1]和 bit [0]都切换
    有时所有这些都被卡住了
    －有时其中有一个或两个发生切换，另一个则卡住。 它似乎没有模式。

    通过写入该地址、行为肯定发生了变化。 之前、位[1]根本没有切换。 但它没有解决问题。

    此致、Isabel
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    TI__Guru**** 2501755 points
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    Isabel、

    感谢您提供信息。 您是否可以向我们发送时域数据？ 这可能有助于设计人员解决此问题。

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    您需要什么时域数据？ 附件是数据的 CSV 文件、无需 写入该寄存器。

    我的印象是、被卡住的位导致了250MHz 音调、如果实际上另一个问题导致了这种情况、那么这就是我的优先级。 在我们的系统中使用时、我们将具有210MHz 和310MHz 的载波、因此不需要在该区域周围产生额外的音调。

    e2e.ti.com/.../iladata.zip

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    TI__Guru**** 2501755 points
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    下面是寄存器写入后输入2Vpp 50MHz 信号时的行为屏幕截图。 通道0和1中的违规位已在底部复制。 它们现在正在切换(尽管有时您可以将它们恢复为静态)、但模式表明它们不是随机的、尤其是在 ch0位1上是位0的倒数。  

     

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    TI__Guru**** 2501755 points
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    下面是一些其他的捕获、我不确定是什么使它从一种模式转换到另一种模式。

     

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    TI__Guru**** 2501755 points
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    即使我偶尔获得随机切换等内容的捕获、250MHz 音调仍然存在。 这里、我有一个33MHz 信号、它具有来自 sig gen 的一些谐波、但图像也会在250的任一侧生成。 您是否获得了一些您捕获的数据或系统、以显示设置是否正确、我们是否可以获得更好的频谱。

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    Richard、

    附件是我使用外部1GHz 时钟以及210MHz 和310MHz 输入通过我们的 EVM 捕获的数据。 我在250MHz 附近没有看到很多杂散。 我还在没有输入的情况下捕获了数据、其中一个 IF 音调回退至-10dBm。 我们需要的.csv 文件包含新的寄存器设置、该设置应用于您计划使用的典型模拟输入。

    此致、

    Jim

    e2e.ti.com/.../ADS54J60_5F00_Ext_5F00_1G_5F00_210_5F00_IF.pptx

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    您的信号发生器显然比我们的更干净。 如果您能告诉我如何通过该 DDR 超时错误、请让 HSDC Pro 开始我们的设置。 我看到您的捕获窗口为65536、因此我想不需要将它减少到32768。

    我很惊讶在250MHz 时没有看到任何东西、因为您自己的数据表中说应该有交错音调、但我想您的 sig gen 已经提高了足够的本底噪声来覆盖它。

    让您去交错捕获、看看第4个采样在位0和1中是否有卡滞(或至少奇数)行为。 如果您能够在位怪异的情况下实现该频谱、则这意味着它们并不重要、而创建250MHz 是另一个设置问题。

    随附的是图解的数据。 我有一个1MHz、33MHz 和50MHz 的输入信号。 我没有使用我们的实际频率、因为我们的信号发生器产生的额外噪声最终会掩盖问题音调。  

    e2e.ti.com/.../0640.ilaData.zip

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    TI__Guru**** 2501755 points
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    e2e.ti.com/.../4745.ADS54J60_5F00_LMF_5F00_8224_5F00_new.cfge2e.ti.com/.../LMK_5F00_EXT_5F00_CLK_5F00_KCU105.cfge2e.ti.com/.../ADS54J60_5F00_KCU105.pptxRichard、

    查看这些文件和说明是否可以让您使用 KCU105启动并运行。

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    仍然收到此消息

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    Richard、

    您可以使用具有板载时钟源的 ADC 尝试此操作吗？ 您将使用名为"LMK_Config_Onboard _983p04_MSPS"的文件。 如果正常工作、则外部时钟源可能存在问题。

    此致、

    Jim  

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    TI__Guru**** 2501755 points
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    我将尝试一下、但不要忘记、我在 KCU105编译中成功捕获了数据、尽管存在卡住的位。 HSDC 构建的问题似乎与 ADC 无关。
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    TI__Guru**** 2501755 points
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    我们开始耗尽时间、不停地进行循环、因此只需找到这些问题的最根本是有用的。 下面是我们当前从实际硬件中获得的本底噪声、交错音调的10dBRMS 似乎与数据表保持一致、尽管您的捕获效果似乎更好。 这仍然是 A0和 B0上的 LSB 执行有趣的操作。  

    您是否已经得出这些位是 ADC 的基本特性？ 您可以从何处取消交错数据以查看您是否也遇到该问题？

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    TI__Guru**** 2501755 points
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    Richard、

    很抱歉耽误你的时间。 今天、我希望我们的固件团队能推出一个新的芯片范围项目、但仍在等待设计团队就此问题提供反馈。 您在 执行我们发送给您的新寄存器写入信息之前和之后、上面的图是否完全相同？ 您在上面的捕捉中发送 ADC 的输入是什么(频率和振幅)？  我想按照您的操作方式重复此设置。 您的外部时钟是否经过滤波？ 它的振幅是多少？  通过禁用直流偏移校正功能并发送您自己的校正值、您有可能减少此杂散。  随附的文档说明了如何执行此操作。 这是将添加到 下一个产品说明书修订版中的内容。

    此致、

    Jim

    e2e.ti.com/.../7658.ADS54J60_5F00_DC_5F00_CORR_5F00_External.pdf   

     

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    TI__Guru**** 2501755 points
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    这是我们的原始 ADC 本底噪声、不会注入任何信号。 ADC 将从平衡光学检测器的输出驱动、我们的计算结果表明、即使我们获得完整的11.6 ENOB、ADC 也将是限制因素、这就是我们检查噪声源的原因所在。

    1GHz 时钟套件是 RFX OS364器件。 目前只能自由运行、但在整个系统中、它将修整为 GPS 1PPS。 电路模仿评估板的电路。
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    TI__Guru**** 2501755 points
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    我应该添加的是、这没有额外的寄存器写入。 在主系统中、时钟分配和 ADC 由处理器设置、我们尚未更新其源代码来设置额外的寄存器。

    我正在比较您与我的发送的最新配置文件。 一个很大的差异是 LMK 脚本末尾的 ADC 内容。 如果这是必要的、前提是该过程是在运行 ADC 脚本之前通过切换硬件线路来复位 ADC、该脚本也会将寄存器复位。 至于其他差异、您未使用的输出具有稍微不同的设置、但我想只要它们断电、就不会产生任何影响。 两件事情确实让我感到奇怪、您将 clkIn1Mux (reg 0x147)设置为 PLL1、我们将其设置为 Fin、并且禁用了 PLL2电荷泵(0x169)、但我们将其设置为三态。
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    TI__Guru**** 2501755 points
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    Richard、

    我们复制了此设置并使用了芯片范围、未显示此问题的迹象。 这仍然是个问题吗？

    此致、

    Jim

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    TI__Guru**** 2501755 points
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    即使在写入该额外的寄存器后、我们仍然会看到这些卡住的位。 如果您可以向我们发送您的位文件、LTX 文件和配置文件、那么我们可以看到我们是否可以让我们的设置与您的设置相同。

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    TI__Guru**** 2501755 points
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    e2e.ti.com/.../Lanerate_5F00_4p9152G.zipRichard、

    文件已附加。 这与 Vivado 2016.1一起使用。

    此致、

    Jim

     

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    TI__Guru**** 2501755 points
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    我假设我打算使用您之前发送的配置文件来设置时钟和 ADC。 如果我执行 thiat、然后对 FPGA 进行编程、则 LED4会快速闪烁、所有其他指示灯都将熄灭。 如果我在芯片范围中执行捕获、所有东西都会返回0。

    Devkit 上是否有一个按钮、我需要按下它来启用一些复位逻辑以建立链接？

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    TI__Guru**** 2501755 points
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    Richard、
    您是否仍需要有关此方面的帮助？
    此致、
    Jim
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    TI__Guru**** 2501755 points
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    是的、正如我在上面所说的、我无法使您创建的 Devkit 构建正常工作

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    TI__Guru**** 2501755 points
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    Richard、

    尝试从以下链接下载此源代码、并在创建项目之前运行命令集目标"TI"、以生成可与 HSDC Pro GUI 配合使用的 TI 位流。 这是使用 Vivado 2016.3创建的。

    此致、

    Jim

    https://txn.box.com/s/plwkmtitzfk223bm7ine4js66n3wis2s

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    e2e.ti.com/.../1200.KCU105-HSDC-Pro-User_2700_s-Guide.pdfRichard、

    您能否按照随附的文档和第7.4节操作、但使用名为"ADS54J60"而非"ADS54J20"的 ADC 配置文件？ 我能够使用 ADS54J60EVM 运行此操作、并且没有出现位卡住的迹象。 获得有效捕获后、在 HSDC Pro GUI 上选择 BITS 模式以显示  ADC 的所有输出位。 该设置使用板载时钟电路、因此该测试不需要外部时钟。  

    此致、

    Jim

      

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    那么、我放弃尝试获取这个构建、您让我使用芯片范围进行工作了吗？ 每次我尝试使用 HSDC 专业版构建时、总是会出现我在上面几次提到的缓冲区错误。

     

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    Richard、

    您使用的是什么版本的 Vivado？ 我将了解我们的固件团队是否可以使用此版本编译 chipscope 项目。 您没有修改 ADC EVM、对吧？

    此致、

    Jim

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    Richard、

    您在我们发送的芯片范围项目中遇到了什么问题？ 是否需要从另一版本的 Vivado 创建它供您使用？

    此致、

    Jim

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    您好、Jim、

    实际上、我已经能够为您发送的 chipscope 项目获取有效的位流。
    配置了 LMK 和 ADC 后、我必须对 KCU105进行编程。 我所做的程序如下。

    为两块板加电
    加载配置：LMK_Config_External_Clock.cfg (原始)
    将 SYSREF 除以256
    按下电路板上的复位按钮
    加载配置：ADS54J60_LMF_8224_new.cfg (您提供的一个，带有新的寄存器写入)
    使用 Lanerate_4p9152G 中的位文件对 FPGA 进行编程

    我现在已经做过几次了。 大多数时候我没有看到任何卡住的位... 但最近一次我这么做了。 我附加了一个屏幕截图、其中显示了卡住的位。  

    此外、最初没有卡住位的时间、如果我对 FPGA 进行重新编程(没有执行任何其他操作)、有时我也会看到一些卡住位。 这些并不总是在同一个位置。 一次是在位 GT2_Rx_rxdata 17和16处。

    我能否确切地向您检查您执行的过程、您使用的配置文件以及您为 JESD 内核使用的设置(如果可能)？   

    非常感谢、  

    Isabel

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    Isabel、

     其中一个附加文件显示了 ADC 使用的寄存器、另一个文件显示了 FPGA 使用的 JESD 参数。

    此致、

    Jim

     e2e.ti.com/.../7762.ADS54J60_5F00_LMF_5F00_8224_5F00_new.cfge2e.ti.com/.../1121.ADS54J60_5F00_LMF_5F00_8224.ini

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    感谢 Jim、

    您能否确认我也在为 LMK 使用正确的 cfg 文件、并且我正在按正确的顺序执行操作。

    我实际上在寻找 Xilinx IP 接口(例如，内核的.xci)中使用的 JESD 内核设置。 只是为了与我们的设置进行比较、看看我们是否在做任何明显不同的事情。

    Isabel
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    Isabel、

    我已经截取了我们在芯片范围项目中使用的 Xilinx IP 设置的屏幕截图、它们位于随附的文档中。  

    需要注意的一点是、我们采用了 KCU105参考设计、并使用芯片范围中添加的信号更改基址和 PHY IP 设置、针对 ADS54J60 LMF 8224、通道速率为4.9152G 对其进行了重新编译。  除了 IP 更改之外、自定义逻辑没有变化。 因此、您可以参考 KCU105参考设计来了解如何 处理 IP 时钟和复位。

    此致、

    Jim

    e2e.ti.com/.../IP-settings.zip