你好
我正在使用 dac34h84 EVM，我有一些问题吗？
1.是否可以将 DAC 配置为 FIFO 禁用模式？ 如果是，那么读取频率是多少，读取频率取决于什么？
2.在 fifo 禁用模式下，我是否可以为 DATA_clk 和 DAC_clk 提供相同的频率？
3.在 dac34h84 EVM 上，“SH3”提供了 dacclk2，因为我有 FMC DAC 适配器，我可以向 FPGA 提供该时钟，还是从 FPGA 获取它？ 如下图所示
4.如果我生成的波形与 dac34h84第26页的数据表中所示的波形相同，那么我需要注意哪些额外的信号，例如 OSTR，因为我不使用 FIFO？
Amit、您好！
1. TI 不建议使用 FIFO 旁路模式。 原因是、在 FIFO 被旁路时、您必须确保 DATACLK 和 DACCLK 完全同步、而不会随着时间的推移而产生延迟。
请参阅下面的应用手册、了解使用 FIFO 的原因
由于 DATACLK 和 DACCLK 速率匹配、因此使用1x 内插滤波器是可能的。
FPGA 时钟具有高抖动量、会显著降低 DAC 性能。 如果性能不是问题、则可能是问题。
你好，Kang，
我尝试了示例配置文件"DAC34SH84_FDAC_1474p56MHz_4xint_NCOOFF_QMCoff.txt"。
执行以下操作的过程：
我对 FPGA Xilinx zc702进行了编程、然后 CRO 上没有输出、
2.我按下了 DAC EVM 34h84板上的复位按钮，它开始在 CRO 上显示一些失真的输出。之后，我加载 配置文件“DAC34SH84_FDAC_1474p56MHz_4xint_NCOOFF_QMCoff.txt”。
并将内插因子更改为2。 然后、我们得到正弦波20MHz 的正确输出。 使用 FPGA 板中的 DDS 生成的一个示例。 DATA_clk 为250MHz、DAC_clk 为500MHz。
我的问题是、当我再次从 FPGA 板加载程序时、CRO 上没有显示任何内容、我需要再次执行整个过程、并就此提供建议。
