[参考译文] ADC12J2700：SYSREF 延迟校准

我们尝试在实验室中实现这一点。 我们仍然看到一些奇怪的行为。  

最大的问题是、我们正在运行一些 RDEL 值、这些值似乎将 JESD 内核置于病态状态。 当它处于该状态时、JESD 接口会关闭(SYNC 从 FPGA 置位、看不出 ADC 是否正确输出 K28.5字符)。 一旦处于该状态、无论 RDEL 的值如何、它都将保持该状态。 打开和关闭 SYSREF 处理不会产生任何影响-清除这种情况的唯一方法是更改为更好的 RDEL 值、然后复位 JESD 内核(向寄存器0x201写入0x3E 和0x3F)。

我们发现我们必须做的是：

1 -更改 RDEL

2：复位 JESD 内核

3-清除状态标志

4-检查脏捕获、已重新排列和同步标志。

如果我们这样做、我们似乎能够映射坏偏移。

我们还看到坏的 RDEL 代码不是固定的-几天前我们的测试在 RDEL=0时的结果不好、在 RDEL 大于0时的结果良好。 今天、我们看到2-7范围内的 RDEL 值是坏的、但除此之外一切都很好。 我们打算运行一些温度测试、以查看它如何随温度变化。