您好!
我不确定原因、但当连接到 DAC 的 SCLK 时、我的时钟被拉低
图1显示了连接到 DAC 时的时钟、图2放大了时钟、图3显示了时钟未连接到 DAC 的 SCLK 时的情况。
我出了什么问题?
连接如下:
VOUT -> SCOPE DGND ->接地
VCC ->+15V LDAC ->接地
VSS ->-15V SDI -> MOSI
AGND -> Ground SCLK -> SCLK
VREFH-F ->=15V CS -> GPIO
VREFH-S ->无 RST -> 3.3V
VREFL-S ->无 RSTSEL -> VDD
VREFL-F ->-15V VDD -> 3.3V
(时钟应为高电平提供3.3V 电压)