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器件型号：ADS1278 我在低速模式下使用 FSYNC 格式的 ADS1278。 我在采样率(SR)将在50 至8000SPS 范围内变化的应用中使用 ADS1278。
我每1/SR 时间将 FSYNC 引脚驱动为高电平50个 clk 周期、并将引脚驱动为低电平。
CLK 频率= 22Mhz
SCLK 频率= 22Mhz
根据数据表中的表8、f_data 将为8593.75。
问题：
让我们考虑一下 ADC 应在50sps 内运行的情况。 当 f_clk 将 ADC 采样率设置为 8593.75并且有效采样率由 FSYNC 引脚决定时、有效采样率是否会从8593.75降低到50？
当所需的采样率低于该速率时、较高的 f_clk 会产生什么影响？
3.我通过保持 f_clk 恒定并根据 SR 要求驱动 FSYNC 引脚来实现不同采样率的方法是否正确？
谢谢、
Tejas
