[参考译文] DAC1282：PWDN/复位时序

尊敬的 Chris：

感谢您的欢迎和快速返回。

我本应该提供更多信息。

目前、我们在上电时将 DAC 保持在复位状态、在释放 RESETn 信号之前、我们等待上电100ms。 电源在施加电源后的几毫秒内保持稳定、之后的几毫秒4.096MHz 时钟保持稳定。

最初、代码会将 RESETn 置为高电平、之后我们对 DAC 的第一次访问将为1ms。 根据数据表、在 RESETn 变为高电平和 CSn 变为低电平之间、我们只需500nsec、因此我们可以轻松满足这一条件。 我们的第一次访问是读取 DAC 的内部寄存器、然而、DOUT 引脚未被驱动、我们得到全0。

然后、我们在将 RESETn 置为高电平与读取 DAC 的内部寄存器之间引入了100ms 的延迟。 此时会驱动 DOUT 引脚并返回所有内部寄存器的默认(复位)值。

这表明、在 RESETn 和 CSn 之间、我们确实需要延迟超过500nsec。

我确实注意到、在将 RESETn 置为高电平与输出开始生成默认的31、25Hz 正弦波之间大约有16ms 的时间。 这非常接近2^16 fCLK 周期、因此我想知道 RESETn 信号的复位时序是否与上电时相同。

数据表值似乎不正确、因此、如果您能帮助我们优化代码、我将不胜感激。

此致、

Andrew

尊敬的 Chris：

感谢您回来。

我们尚未了解这一点、因为我们一直在研究系统的其他一些方面、正在等待您是否有更多信息。 我将再看一下这个问题、进行您建议的更改、看看我们是否可以了解更多信息。

我们可能会看到的另一件事是再次对 RESET 引脚进行脉冲、以查看问题是否仅在初始上电后存在。

此致、

Andrew

尊敬的 Chris：

我们还没有机会了解这一点、因为我们一直在努力继续进行原型板所需的其他测试。

当我们有机会(可能不是一两周)时、我们将再看一下这个问题。 我认为可以公平地说，这里肯定有一个问题，但需要进一步调查才能充分理解。

如果您有其他需要、请告诉我。

此致、

Andrew