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[参考译文] ADS1625:输出数据就绪频率高于预期

Guru**** 1807470 points
Other Parts Discussed in Thread: ADS1625, ADS1605
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/715080/ads1625-the-output-dataready-frequency-is-higher-than-expected

器件型号:ADS1625
主题中讨论的其他器件: ADS1605

尊敬的 Sirs:

我们设计了一个使用4个与 FPGA 互连的 ADS1625的 A/D 板。

我们发现 ADC 的一个非常奇怪的行为。

数据表中规定的时钟为40MHz、但数据就绪输出频率为5MHz。

此外、两个较低的有效位会一直保持为零。

看起来 ADS1625 (18位)的行为与 ADS1605 (16位)类似。

我们已检查封装上的 ID、它是正确的 ADS1625。

您有提示吗?

此致、

米歇尔

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    您好 Michele、

    感谢您的发帖、欢迎来到我们的论坛!

    您能否分享原理图的 ADS1625部分? 我想回顾与器件的所有相关连接。 正如您所预期的那样、ADS1625的输出数据速率应始终为 CLK 除以 OSR = 32。

    此致、

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    您好、Ryan、

    感谢您的快速回复。

    请在此处附上部分原理图。

    此致、

    米歇尔

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    您好 Michele、

    您似乎重复使用了一个旧的原理图符号、可能来自另一个使用 ADS1605的设计。 除引脚14和15外、ADS1625的引脚分配几乎相同。 请将引脚14连接到 IOVDD。

    ADS1625:

      


    ADS1605:

    此致、

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    非常感谢 Ryan。

    您的提示解决了问题。

    此致、

    米歇尔