我使用 DAC 3482作为 DDS、在器件中使用 NCO。 我的时钟频率为1228.8 MHz、我将生成3/8 FC (460.8 MHz)的信号。
从下图中可以看出、DAC 的相位差高于时钟的相位差。 我希望 DAC 比部件的本底噪声低大约8dB、该噪声大约 为-145dBc/Hz。 当我们从 LMX 芯片输入时钟或旁路时钟并直接从信号发生器将时钟馈送到 DAC 时、结果是相同的。
欢迎您提供任何帮助。
尊敬的 Thomas：
请查看以下应用手册：
它讨论了 DAC3484/82系列的固有相位噪声。
改善相位噪声的另一种方法是向 VDDCLK1.2V 注入一个非常好的模拟电源(而非数字电源)(甚至是用于清洁电源的电池)。 这是所有 DAC 采样时钟的时钟缓冲器路径、因此电源上的任何噪声都将调制到输出上。 如果电源干净、则可以进一步改善相位噪声。
Thomas、
我认为第一步是让您了解测量阶跃函数背后的原因。 请降低 DAC 的输出频率、并执行 NCO 初始化以确保 NCO 累加器已正确初始化。
您可以尝试通过以下应用手册复制相位噪声的测试结果：
您需要参考以下应用手册的第3.4节、以正确初始化 NCO：
过去、E5052在区分 DAC 的两个 Nqyuist 区域音调方面存在问题。 您生成了460.8MHz 音调、但实际上在768MHz 时还有另一个大约614.4MHz 的音调。 您可能需要添加滤波器、以便 E5052更好地解析奈奎斯特映像。
附加的是很久以前使用 Wenzel 1GHz 振荡器完成的两项测量、DAC 输出频率约为400MHz。 您可以看到 DAC 本身可以实现更好的本底噪声。
402.59MHz 时的 DAC 输出
Wenzel 频率为1GHz 的振荡器源
这是在您自己的 PCB 还是 TI EVM 上完成的？ 请在 TI EVM 上尝试执行此操作以复制设置。
康
再次感谢您的快速回复。 您发送的应用手册非常有趣、 当我们在设计中走得更远时、可能会很有用、但它们不会回答我的问题。
我们正在使用 TI EVM 进行所有测量。
我们没有使用 DAC3482内部的 PLL。 我已验证寄存器0x18的位10是否设置为0、因此应绕过 PLL。
我们不使用 时钟分配芯片(CDC62005) 、而是将时钟直接输入 J22上的 DAC。
我们已经尝试了许多不同的时钟和输出频率组合、所有这些组合在输出信号上的相位噪声低于200kHz 偏移时仍然具有基座响应。 相位噪声的水平随输出频率与时钟频率之比而变化、正如您预期的那样、但我不理解输出相位噪声是如何高于输入的。 只要您在 DAC 的本底噪声之上、输出噪声就应该比分频比噪声低。
下图显示了模拟器件 DDS 芯片 AD9912的输入时钟(1GHz)和460.8MHz 下的输出信号。
输出相位噪声应为20 log FS/FC。 20 log 460.8/1000 =-6.73dB。
您可以看到、输出噪声遵循输入形状、非常接近理论值。
使用 DAC3482中的 NCO 时、我是否期望获得类似结果？
