主题中讨论的其他器件：ADC32RF45、 LMX2582、 ADC32RF42、 LMK04828
大家好
我将 AD32RF45EVM 与 Xilinx Virtex Ultrascale+ 9 3e 电路板一起使用、开发一个 JESD204B 链路、将数据从 ADC 转换器传输到 FPGA。 因此、我已经使用 Xilinx 的 IP 内核(JESD204B v.7.2)在 FPGA 上实现了 JESD204B 接收器。 此设置中的 TX 由 ADC32RF45的 JESD204B 接口实现。 现在、我在 ADC32RF45和 FPGA 之间建立 JESD 链路时遇到了问题。
我的 FPGA 配置为：LMFS= 82820、K=16、Lanes =8、Sperbling off、SYSREF not required、 SYSREF 始终关闭、线路速率= 4、096 GbpsQPLL1、drpclk= 102、4 MHz、在负边沿上采样 sysref、LMFC 缓冲器= 256、具有全局时钟的 JESD204。 我将通过具有102,4MHz 频率的 DClkout12提供与收发器参考时钟分离的内核时钟和 DRP 时钟。
我的 ADC32RF45EVM 配置为：LMK4828的内部时钟为3072MHz，ADC 的采样时钟为1024MHz。 LMX2582提供 ADC 时钟。FPGA 的参考时钟为(DClkout0 =102、4MHz、分频器=30)、SYSREF 为3、2MHz (分频器=960)、并在连续模式下应用于 SDClkout1上的 ADC 和 SDClkout3上的 FPGA。 我将两个较低频率的信号从信号发生器输入到两个 ADC 输入通道、采用12位分辨率并处于旁路模式。
FPGA 上收发器的 PLL 已经锁定、接收器复位完成。 我还可以为所有通道实现 CommaDetermination (gtCommaDet)。 此外、我还通过 接收器的调试寄存器读出 RX 具有临时 SYNC 高电平信号和 CGS (代码组同步)、并且还具有传入的 K28.5初始化字符 当我发送链路层测试模式(连续 K28.5和重复 ILA)时、我得到了临时(非常短的时间) SYNC/CGS 的结果 进行编程。 但链路没有永久同步、但在 JESD204b Rx 的 HDL-Simulation 中、所有内容都可以正常进行永久同步和成功的数据传输。但在实际系统中、看不到永久同步、FPGA 上也没有接收到数据。
如果你能帮我解决这个问题，我会很高兴！
此致
Michael
在此、我将向您发送我的 ADC32RF45 EVM GUI 配置文件
