[参考译文] ADS54J60：较低字节的高位被反转

道格

您是否在时钟存在后但对寄存器进行编程之前对 ADC 进行硬复位？

当您发现此问题时、JESD 链路是否稳定？ 您能否将 ADC 置于斜坡模式以验证 FPGA 在处于不良状态时是否正确捕获数据？ 这可以通过在 ADC 页(模拟组页 SEL = 0Fh)中向地址0xF74写入0x40来完成。 斜坡不是理想的、因为该器件具有4个内部交错 ADC、但它可能有助于进行此测试。

您的电路板是否根据数据表提供电源定序？ 您可以发送寄存器设置吗？

此致、

Jim

e2e.ti.com/.../ADS54J60_5F00_test_5F00_pattern_5F00_ramp_5F00_mode-CHA_5F00_CHB.pptx

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4440340 #4440340"]在存在时钟但对寄存器进行编程之前，是否对 ADC 进行硬复位？[/quot]

我们通过在存在时钟的情况下切换引脚48来执行硬复位。

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4440340 #4440340"]JESD 链路在您发现此问题时是否稳定？ 您能否将 ADC 置于斜坡模式以验证 FPGA 在处于不良状态时是否正确捕获数据？ 这可以通过在 ADC 页(模拟组页 SEL = 0Fh)中向地址0xF74写入0x40来完成。 斜坡并不理想、因为该器件具有4个内部交错 ADC、但它可能有助于进行此测试。

JESD 在运行时报告 FPGA 侧没有错误。 在斜升模式下、每个交错内核看起来几乎都很好、但有2个问题；

在 I 上、斜坡上 ADC 内核之间的相位差明显大于 Q

在 Q 上、大约每500个样本就会有2个样本~45个样本、比附近的其他样本高~300个

下面的图像(按顺序)是2个完整的斜坡周期、放大了图的一部分以显示 Q 的内核如何比 I 更接近、另一个图显示了 Q 上的尖峰

寄存器设置：

ADS54J60：regdump
主页寄存器：
0x20：0x00
0x21：0x00
0x23：0x00
0x24：0x00
0x26：0x00
0x4f：0x00
0x53：0x00
0x54：0x30
0x55：0x00
0x59：0x20
ADC 页面寄存器：
0x40：0x00
0x5f：0xe3
主数字页面寄存器：(通道 A      通道 B)
0x00：0x00     0x00
0x41：0x00     0x00
0x42：0x00     0x00
0x43：0x00     0x00
0x44：0x00     0x00
0x4b：0x00     0x00
0x4d：0x00     0x00
0x4e：0x00     0x00
0x52：0x00     0x00
0x72：0x00     0x00
0xab：0x00     0x00
0xAD：0x00     0x00
0xf7：0x00     0x00
JESD 数字页面稳压器：(通道 A      通道 B)
0x00：0x80     0x80
0x01：0x04     0x04
0x02：0x00     0x00
0x03：0x00     0x00
0x05：0x00     0x00
0x06：0x1f     0x1f
0x07：0x09     0x09
0x16：0x00     0x00
0x31：0x00     0x00
0x32：0x00     0x00
JESD 模拟页面寄存器：(通道 A       通道 B)
0x12：0x3E     0x3e
0x13：0x3c     0x3c
0x14：0x3c     0x3c
0x15：0x3c     0x3c
0x16：0x02     0x02
0x17：0x00     0x00
0x1a：0x00     0x00
0x1b：0x80     0x80
偏移读取页面寄存器：()
0x68：0x82     0x82
0x69：0x00     0x00
0x74：0xFF     0xff
0x75：0x06     0x06
0x76：0xe5     0xe5
0x77：0x06     0x06
0x78：0xFD     0xFD
0x79：0x01     0x01
0x7a：0x1f     0x1f
0x7B：0x01     0x01
偏移写入页寄存器：()
0x00：0x00     0x00
0x04：0x00     0x00
0x08：0x00     0x00
0x0C：0x00     0x00
0x01：0x00     0x00
0x05：0x00     0x00
0x09：0x00     0x00
0x0D：0x00     0x00

此外、在正常流式传输期间、整个低字节可能会在不良运行时翻转、但已知只有高2位会翻转一定程度。 我假设较低的位没有提前翻转、因为 FOVR 标志将始终正确发送、 但是、由于问题似乎在链中的早期发生、标志始终通过并不表示在有常规数据时低位正常。

道格

请添加我在随附文档中以红色添加的新寄存器写入。 这些复位是必需的、因为硬复位不会设置所有内部寄存器。 在主数字页中、寄存器不会被载入、除非地址0x00位0从"1"切换为"0"。 此操作应始终在写入此页的末尾完成。

此致、

Jim

e2e.ti.com/.../General-Register.docx

我添加了软复位寄存器对启动序列的写入操作、此外硬复位已经存在、这似乎对问题没有影响。 在复位序列期间、寄存器0x00的切换位0已经被执行 、除非数据表中有我遗漏的内容、否则主数字页中的所有寄存器都应该为0。 手动设置 FOVR 的寄存器(加上切换0x00的位0)具有预期的结果、而设置数字增益主要具有预期的结果、因此我相信对主数字页的读取和写入工作正常、包括作为启动序列一部分完成的写入操作。

以便更轻松地了解正在发生的情况。 以下是未连接输入的2个图。 左侧是噪声(预期)、右侧是噪声、但 Q 具有随机反转的低字节。

道格

我猜左图是 I 和 Q 的高字节、右图是 I 和 Q 的低字节、对吧？

一个电路板上只有一个器件存在此问题吗？ 这是否仅在没有输入的情况下发生？  

斜坡模式是否显示了这种情况的任何迹象？ ADC 采样率是多少？

您还可以尝试另一个寄存器。 在 JESD 模拟页面中、切换地址0x17的位6。 这将复位 PLL (请参阅数据表的表75)。

此致、

Jim

在通过将 SYNC 引脚置为有效来复位 JESD 时、是否有任何子系统会复位？ 是否有办法在不降低 JESD 的情况下对其进行复位？ 斜坡在样本错误少于1%的不良运行时进行(下面提供更多详细信息)、但在正常模式下、大约50%的样本会受到影响。 我们知道、通过重置 JESD 来重新随机生成此问题、但 JESD 发送的数据存在非常(如果有)的位错误。

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4441355 #4441355"]我猜左图是 I 和 Q 的高字节，右图是 I 和 Q 的低字节，对吗？

正确、I 是每个图中的顶线、Q 是较低的图

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4441355 #4441355]\n 单个电路板上只有一个器件存在此问题吗？ 这是否仅在没有输入的情况下发生？  [/报价]

此版本中的每个电路板上都会出现此问题。 它正在研究我们板的先前修订版。 唯一可能相关的2个变化是从交流耦合 sysref 切换到直流耦合 sysref (以解决导致 I 和 Q 具有错误相位差的另一个问题)、并且可能会降低信号完整性。 我不认为这是由信号完整性引起的、因为斜坡看起来很好。 在没有输入和输入的情况下都会出现此问题、因为高字节工作正常、强输入信号看起来会很好、但较低字节问题导致的缺陷除外。

[报价 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4441355 #4441355"]斜坡模式是否显示了这种情况的任何迹象？

良好和不良运行之间的斜坡模式唯一明显的区别是、在不良运行时、Q 将有2个单个样本峰值~45个样本、每500个样本、而我将有2个样本~30个样本、每~310个样本略为关闭。 Q 上的错误点比 I 更加一致 斜坡模式下的样本在不良运行时关闭的不足1%、而正常流式传输中的样本为~50%。 另一个注意事项是、在良好和不良运行中、斜坡每~2000个样本跳转一次。

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4441355 #4441355"] ADC 采样率是多少？

1GSPS、LMFS = 4211

[引用 userid="71232" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1179036/ads54j60-upper-bits-of-lower-byte-inverted/4441355 #4441355">您还可以尝试另一个寄存器。 在 JESD 模拟页面中、切换地址0x17的位6。 这将重置 PLL (请参阅数据表的表75)。

我不知道复位 JESD PLL 是否会执行任何操作、因为复位会使 JESD 掉电、这需要在 FPGA 侧复位 JESD 以恢复正常工作、我已经知道这是随机发生的问题。 是否有方法检查内部 PLL 是否已锁定？

道格

无法监控 PLL 是否已锁定。 您能告诉我在主寄存器页面中写入地址0x54数据0x30时为什么要屏蔽 SYSREF 吗？ 您能否删除此项并查看其是否有用。 需要 SYSREF 来复位内部状态机。 由于您从交流耦合切换到直流耦合、是否有可能无法正确采样 SYSREF？ SYSREF 共模电压(1.3V)和振幅(0.35 - 1.4V DIFF)是否处于正确的电平？

此致、

Jim  

Sysref 在我们的系统中具有1.25V 的共模电压和0.37V 的差分振幅

我们屏蔽 sysref、因为我们以前遇到的问题是、如果 sysref 处于连续模式、JESD 会下降、然后恢复、而在启动 JESD 后屏蔽 sysref 解决了该问题。 切换回始终取消屏蔽 sysref 现在不会产生任何效果。 大概是在我们从交流耦合切换到直流耦合时、不稳定得到了修复。 通常情况下、我们的系统会在重置 JESD 之前取消屏蔽 sysref、但它会将 sysref 屏蔽、并手动重置 JESD、似乎没有区别

另一个关于从交流耦合到直流耦合的开关；最初此硬件版本具有交流耦合、但我们对其进行了修改、以使用直流耦合来解决 I 和 Q 会存在随机相位差的问题(彼此之间、来自同一 ADS54J60)。 修改前后都存在此字节翻转问题。

道格

不确定如何将 SYSREF 从交流耦合更改为直流耦合来解决您看到的相位问题。 不应存在任何相位问题、因为两个内部 ADC 使用相同的 SYSREF 输入。

您能否尝试附加的过程并查看其工作原理？  尽可能严格遵循。 这是我们与 TI EVM 一起使用的过程。 默认情况下、SPI 将写入两个通道、因此您只需要我提供的写入。 我们现在不会使用 OVR 设置进行测试。 只想重点讨论字节交换问题。

此致、

Jim

e2e.ti.com/.../General-Register-4211.docx

  

执行这些确切的步骤与以前相比似乎没有什么不同。

允许的共模电压范围是多少？ 数据表显示为1.3V、未指定最大值或最小值。 目前、我们系统中的共模电压为1.25V

道格

我正在与设计团队就此进行检查。 是否有办法增加 CM 和/或振幅以查看这是否有帮助？ 您的差动摆幅非常接近最小值。

此致、

Jim  

我还没有能够修改共模电压/振幅、但我找到了更多信息。

问题不是来自字节翻转、而是因为高字节和低字节不同步。 它看起来像一个字节翻转、因为在我的测试中、我没有连接或连接了一个非常弱的信号、并且正采样中的低字节与负采样的高字节混合看起来像一个字节翻转。 在斜升测试模式下的良好运行中、只要高字节递增同一采样中的低字节回滚、就会进入该模式。 在不良运行中、将发生以下两种情况之一：

1、在高字节递增的采样之后、低字节将在采样中翻转

或

2.低字节的增量将极其缓慢(与高字节的速率相似但不相同)

I 和 Q 可能以不同的方式独立失效。

我们以前遇到过 I 和 Q 不同步的问题、通过将 sysref 从交流耦合更改为直流耦合来解决该问题。 当前问题似乎是由字节的上半部分和下半部分不同步引起的