[参考译文] ADC12J4000：多芯片同步

您好！

我们将查看您的问题、并很快返回给您。

此致、

Neeraj

感谢您的回答。
我没有说过、但实际上我已经对 SYNC 信号进行了与操作。

它在将单个脉冲用作 SYSREF (而不是周期性 SYSREF)时是否会更好地工作？

谢谢

您好 Avantx

只要 SYSREF 是 ADC 模式的正确频率、时钟频率和 K 值、SYSREF 是脉冲、突发还是连续都无关紧要。

您的模式是8倍抽取。

P54=1还是0？

DDR=1还是0？

有多少通道的数据处于活动状态？

您编程的 K 或 KM1值是多少？

借助该信息和 3932.16MHz 的输入时钟频率、我可以确认 LMFC 和 SYSREF 频率是否正确。

此致、

Jim B

您好！

我正在使用数据表上表17中的配置：

抽取8.
DDR 0
P54 1.
l 4.

+
K 24.

谢谢

您好 Avantx
对于这些设置以及您应用的 F_DEVCLK = 3932.16MHz 时钟频率、最大可能 SYSREF 频率为：
F_LMFC = F_BIT /(F * K * 10)= 3932.15*1.25/(2 * 24 * 10)= 10.24MHz。 0.64MHz 的 SYSREF 为10.24/16、满足 SYSREF 作为 F_LMFC 子谐波的要求。
您只需确保施加到 ADC 的 SYSREF 信号满足数据表中列出的振幅和共模电压要求。
此致、
Jim B

感谢您的回答。 我认为我对 SYSREFvoltage /振幅要求是正确的。

SYSREF 必须何时启动？

目前、我在为两个 ADC 加电之前启动 SYSREF、但在 FPGA 加载之后、这是正确的吗？

谢谢

您好 Avantx

这是建议的启动顺序。

1. 为 ADC12J4000器件加电或复位。
2. 加电并配置 DEVCLK 和 SYSREF 时钟源
3. 对 JESD_EN = 0进行编程、以关闭链路并启用配置更改。
4. 将程序抽取率、SCRAM_EN、KM1和 DDR 设置为所需设置。
5. 根据需要配置器件校准设置。
6. 对 JESD_EN = 1进行编程以启用链路。
7. 启动校准(设置 CAL_SFT = 1)。
8. 至少施加一个 SYSREF 上升沿以建立 LMFC 阶段。 (假设已正确配置 SYSREF 延迟 RDEL 以进行干净的 SYSREF 采集)
9. 配置 FPGA JESD204B 数据接收器
10. 从数据接收器发出 SYNC~、以启动链路通信。
11. 在 JESD204B 接收器建立代码组同步后、SYNC~被取消置位、ILA 进程开始。
12. ILA 序列结束后立即开始正常数据输出。

此致、

Jim B

您好！

我最终在 FPGA 设计中添加了软件可编程延迟。
我认为、如果在未来的 DAC/ADC 中添加一种测量多个器件之间延迟的方法(或至少一种判断器件是否同步的方法)、这将有助于开发人员

感谢你的帮助。