[参考译文] ADC08D1500：I/Q 通道时序

你(们)好、Gilad

相关问题。  

1. 0度 DDR 模式下从 DCLK 到数据的典型偏斜为+/-50ps 或更低。 工艺、温度和电源范围内的变化会在一定程度上增大偏斜。

1. 在这个 DCLK 周期中、0度模式下的"缺失"计算是正确的。
2. 在90度模式下、设置和保持时间值将分别增加1/2、从数据表中的1500MHz 输入时钟速率条件增加到1285.34MHz 时钟速率。 因此、我们现在的设置时间为400 + 223/2 = 511.5ps、保持时间为560 + 223/3 = 671.5ps。 这些增加了1183ps。
3. 由于数据表中的值仅为典型值、因此最好减少可宽延时间以提供额外裕度。 我建议您获取典型的偏斜、设置和保持时间数值、并添加+/-100ps 的额外保护频带、以便在系统计时计算中提供裕度。 这将使您的可宽延时间减少200马力。

• 如果您使用的是已启用串行配置接口的扩展控制模式、则应执行以下操作：
  1. 如果要写入任何寄存器以更改设置、则需要使用默认或所需的用户值写入所有寄存器。  
  2. 只对一个或几个寄存器进行写入会导致寄存器中未写入的未知值。
  3. 写入任何寄存器是可以的。 但在这种情况下、没有理由启用扩展控制模式。 将 ADC 保持在非扩展控制模式更有意义。

希望这有助于回答您的问题。 如果您需要其他信息、请告知我们。

此致、

Jim B

你(们)好、Gilad

对于1280 MHz 时钟和1：2多路信号分离器、输出数据速率为1280MHz/2 = 640MHz。 因此、正如您所说、数据位时间为1562.5ps。 因此、数据位时间从1333.3333ps 增加到1562.5ps、即增加了229.17ps。  

我按如下方式重新计算了这些值(我还更正了我的拼写错误、其中我在保持时间计算中放置了/3而不是/2：

在90度模式下、设置和保持时间值将分别增加1/2、从数据表中的1500MHz 输入时钟速率条件增加到1280MHz 时钟速率。 因此、我们现在的设置时间为400 + 229.17/2 = 514.59ps、保持时间为560 + 229.17/2 = 674.59ps。 设置和保持时间总计为1189.2ps。

如上所述、您应该减小该值以在系统时序计算中提供裕度。 根据建议将总功率减少200ps、得出的结果为989.17ps。

我希望这对您有所帮助。

此致、

Jim B

你好、Jim

感谢您的回答

Gilad