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[参考译文] DAC121S101QML-SP：数字接口的上升/下降时间

admin
Guru**** 2390755 points
Other Parts Discussed in Thread: DAC121S101

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1194545/dac121s101qml-sp-rise-fall-times-for-digital-interface

器件型号：DAC121S101QML-SP
主题中讨论的其他器件：DAC121S101

您好！

我想知道您是否有关于 DAC121S101数字接口、尤其是 SCLK 的上升和下降时间的信息。

我在数据表中没有看到任何这方面的内容。

谢谢、

Jeff

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Jeff：

    由于这些是输入、因此我们实际上没有任何最大或最小上升/下降时间要求。  唯一需要记住的问题是、大多数数字输入都有一个阈值、其中 NMOS 和 PMOS 栅极都可以处于活动状态、通常在输入大约为1/2 Vs 时。  这可能会导致更高的电流消耗。  在大多数数字引脚上、这不是问题、因为在该电压区域中输入处于高压摆率、因此电流的增加由本地去耦/旁路电容器提供。  如果您的数字输入非常慢、并且输入长时间处于较高电流区域、则需要您的电源提供更多电流、可能~10mA。  我在这里没有限制、因为从器件的角度来看、处于较高电流状态不是问题。  我建议上升/下降时间小于10µs μ s。

    谢谢、

    Paul