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[参考译文] FMC-ADC-ADAPTER：从 Zynq 7000到 ADC3444EVM 的 FPGA 时钟输入

admin
Guru**** 1144270 points
Other Parts Discussed in Thread: ADC3444, FMC-ADC-ADAPTER, ADC3444EVM, LMX2572LP
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1195004/fmc-adc-adapter-fpga-clock-input-from-zynq-7000-to-adc3444evm

器件型号：FMC-ADC-ADAPTER
主题中讨论的其他器件：ADC3444、 ADC3444EVM、 LMX2572LP

您好！

我当前正在将 ADC3444EVM 用于我的项目。 我想通过 FMC-ADC-Adapter 将 Zynq-7000 FPGA 连接到 EVM 板。 我是初学者、这是我第一次使用 ADC、我知道 ADC3444EVM 需要通过引脚 J9 (SMA 端口)输入时钟。 我想将时钟输入从 FPGA 发送到 EVM 板。 查看 FMC-ADC-Adapter 和 ADC3444EVM 的原理图、可以看到一个名为"SCLK"的引脚、该引脚从 FMC-ADC-Adapter 上的 FMC 连接到 ADC3444的 SCLK 引脚。 能否使用该 SCLK 引脚而非 SMA 端口引脚 J9发送时钟输入？ 还是 ADC3444EVM 的引脚 J9是发送 ADC3444时钟输入的唯一方式？ 如果是、您是否对如何仍然使用 FPGA 向 J9引脚(SMA 端口)发送时钟输入有任何想法？ 可能是一个自设计 PCB、通过 SMA 端口连接到 EVM SMA J9引脚。

谢谢、此致、

Alireza

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    TI__Guru**** 1144270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Alireza、

    SCLK 是串行接口 SPI 时钟、而不是 ADC 时钟、在原理图中标记为 CLKINP/CLKINM。 这些时钟网与 FMC 连接器之间根本没有额外的导线连接、因此、如果不设计一个额外的插入器/分线板来连接 FPGA 板和 FMC-ADC 适配器板、而该适配器板的目的是断开 FPGA 时钟。 不建议使用 FPGA 为高速数据转换器计时、因为 FPGA 时钟输出的抖动会显著降低数据转换器的性能、远低于数据表规格。 在这种情况下、我建议使用时钟合成器、并在 FPGA 和时钟合成器之间共享一个通用基准振荡器。 在这种情况下、我建议在您的最终系统设计中使用 LMX2572LP、因为它是一款非常实惠的高性能器件。 是否可以分离5MHz 和125MHz 之间的任何基准振荡器？ 您是否有可从 Zynq 7000共享的原理图？ 如果是、我可以尝试为您提供 LMX2572LP EVM 样片以进行评估。  

    谢谢、Chase  

  • 0
    TI__Guru**** 1144270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好 Chase、

    感谢您告知我 SCLK 和 CLKINP/CLKINM 之间的差异。 据我了解、分线板必须通过 FMC 连接连接到 Zedboard、然后通过另一个 FMC 连接连接连接到 FMC-ADC-Adpater、同时包含时钟合成器 LMX2572LP、以便将时钟信号从 FPGA 发送到 ADC。 这是正确的理解吗？

    带 FPGA 的 Zedboard 的原理图可通过以下链接找到：
    https://www.avnet.com/wps/wcm/connect/onesite/1661cca0-66e9-40c0-94fa-a85ade184a77/ZedBoard_RevD.2_Schematic_130516.pdf?MOD=AJPERES&CACHEID=ROOTWORKSPACE.Z18_NA5A1I41L0ICD0ABNDMDDG0000-1661cca0-66e9-40c0-94fa-a85ade184a77-nxyWZ3l

    在下一个链接中、您可以在 PDF 第19页的"2.5时钟源"下找到板载振荡值、其中 PS 为33.3MHz、PL 为100MHz：
    https://www.avnet.com/wps/wcm/connect/onesite/922900e3-3d57-4cc7-883f-a8b9fbea0cd0/ZedBoard_HW_UG_v2_2.pdf?MOD=AJPERES&CACHEID=ROOTWORKSPACE.Z18_NA5A1I41L0ICD0ABNDMDDG0000-922900e3-3d57-4cc7-883f-a8b9fbea0cd0-nxyWMFS

    我想知道、我是否可以构建一个连接到 Zedboard 的 Pmod 的电路板、而不是分线板。 该电路板将包含时钟合成器、并将时钟输出发送到 SMA 端口、通过 SMA 电缆连接到 ADC。 五个 Pmods 中有四个连接到 PL、因此我认为它们应该能够将100Mhz 信号从 FPGA 输出到时钟合成器。 这可以在上面第23页"2.9.2 Digilent Pmod 兼容接头(2x6)"下的相同 PDF 中看到。

    谢谢、
    Alireza

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    TI__Guru**** 1144270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Alireza、

    第二、不需要在 ADC 时钟和 FPGA 基准振荡器之间连接基准、这是我的错误。

    我之前建议的分线板方法允许您使用外部 SMA 电缆从外部分线并将 FPGA 生成的时钟(产生较差的 ADC 性能)连接到 ADC 时钟输入。 这  在某种程度上与 Pmod 的想法类似、但在任何一种情况下、都不需要将 LMX2572LP 集成到分线板中进行评估。

    目前、您只需使用 LMX2572LP EVM 为 ADC 计时进行评估即可。 我已经检查过、很遗憾、我无法对此 EVM 进行采样、因此对此我深表歉意。

    如果您计划在 最终系统中使用 zedboard、则可以考虑设计包含 LMX2572LP 的电路板并使用 Pmod 提供的 VCC3V3 (首先验证 zedboard 能够以70mA (LMX2572LP 最大电流)提供3.3V 电压)。 不建议客户将开发板集成到最终系统/产品中、但是对于一次性项目和/或评估设置、应该没有任何问题、因为这里的全部目的是尽可能地评估系统中的硬件。

    此致、Chase