[参考译文] AFE4403：根据数据表验证硬件设计、以获得 SpO2性能

您好 Jason、

我不理解您的问题？ 请您澄清一下并更明确地说明一下吗？

例如、您希望将数据表的哪个部分与这些参数相关联？ 您能1~3几个例子吗？

此外，我是否可以问，这样做的目的或目标是什么？

谢谢

Chien、 下面是更详细的背景信息：  

我的目标是在 AFE4403和 FPGA 上启动有限的硬件设计验证、以确认是否存在暴露条件下的增益变化。

我使用 proSim 8向患者监护仪生成 SpO2信号(97% SpO2测试值、脉冲幅度3%、心率：60 bpm、Nellcore)、我已从 FPGA 以500SPS 的速率收集 SpO2数据。 包括

我正在寻求您的指导、以了解上述列表中的哪些参数可用于确认或验证电气性能是否符合 AFE4403数据表中的电气性能要求、第7.5 ~ 7.7节  

请告诉我是否可以通过电子邮件向您发送测试文件、以帮助您了解我的测试数据

您好 Jason、

数据表中提供的7.5等信息和消息  

"最小和最大规格在 TA =–20°C 至70°C 时、典型规格在25°C 时 启用晶体模式、检测器电容= 50pF 差分、ADC 平均值设置为每个 PRF 允许的最大值、TX_REF 电压设置为0.5V、CLKOUT 三态、RX_ANA_SUP = RX_DIG_SUP = 3V、TX_CTRL_SUP = LED_DRV_SUP = 3.3V、禁用第2级放大器、 fCLK = 8MHz、除非另有说明。"

和相关的下标注释、例如

"

(1)参考 CLKDIV[2：0]寄存器位、了解支持的输入时钟频率的详细列表。

(2)较短的 ADC 复位时间会导致 LED 信号的一小部分泄漏到环境阶段。 在 ADC 复位两个时钟周期时、预计会出现–60dB 泄漏。 在许多情况下、此泄漏不会影响系统性能。 但是、如果必须完全消除此串扰、则建议图8-13中的 T22、T24、T26和 T28使用大约六个时钟周期的更长 ADC 复位时间。

"

我们可以提供的功能。

 验证表和时序图中列出的每个小时序参数的7.6和7.7时序图是不合理的。 相反、您只需确保主机/主器件能够创建符合时序图规格并能够与 AFE 通信的时序图/波形。 此外、我们可以提供的所有信息都已包含在数据表中。

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有些建议可能侧重于针对产品本身而不是芯片本身的挑战和 V&V。 即、产品的功能和产品规格以及可接受的范围是什么？

谢谢