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器件型号：ADS5404 主题中讨论的其他器件： ADC3683、 ADS54J69
大家好、
我正在使用器件型号为 ADS5404IZAY 的 ADC、并将 LVDS 输出与 Xilinx Zyn UltraScale FPGA 连接。 我们设计的 ADC 板已使用 FMC 连接器与 FPGA 板进行连接、但由于一些未知原因、当收集的 ADC LVDS 输出数据转换为直方图时、我会遇到图形周期性失真。 我怀疑此失真来自内部的 ADC、您能帮我解决这个问题吗？ 之前是否观察到过类似情况？
我在此随附一份文档、其中包含一些实验测试的屏幕截图 、此实验测试是使用信号发生器输出作为 ADS5404IZAY ADC 系统通道 B 的输入(A 部分：已完成的实验)以及一些与 ADC 相关的电路运行的。 使用 FPGA 收集 LVDS 数据。
e2e.ti.com/.../ADC_5F00_ADS5404_5F00_debuggin-inputs.pdf
此外、为了给大家一个背景信息、我在此分享一些与系统相关的主要细节；
1) ADC 的差分输入 PCB 轨道受100E 阻抗控制。 LVDS 输出通道也受100E 阻抗控制。
2) 500MSPS 下的 ADC 操作。
3)在 ADC 通道 B 的差分输入之前有一个带有滤波器的 ADC 驱动器(文档中的 C 部分：ADC 输入差分驱动器电路)。
4)一个器件型号为"RC32504A"的时钟发生器芯片已用于向 ADC 提供高速时钟信号输入(文档中的 D 节：ADC 时钟发生器电路)
5)电路板上使用了开关稳压器、但 ADC 电源之前始终存在高 PSRR、低噪声 LDO。
6)整个电路板有一个单一的公共接地。
如果需要任何其他信息、请告诉我。
