[参考译文] ADS1278EVM-PDK：菊花链 ADS1278不保持同步

我发现的一个问题是在 DRDY 下降沿和启动 SPI 时钟之间等待的时间不够长(使用较低的速度进行调试)。 在启动 SCLK 之前在 DRDY 中断的开始阶段添加一个 CLK 周期的延迟似乎修复了来自 U1的数据。 现在、通道1-8 (U1)的数据大部分是好的、我可以清楚地看到 DRDY 对 U2不同步的影响、因为数据有时有意义、并且周期性它完全成为垃圾(因为我在 U2上的转换过程中进行读取)。 因此、我认为我的问题(如果我应该预计两个芯片的 DRDY 应保持同步)的答案是肯定的、我应该预计这一点、现在我想知道为什么情况不是这样。

下面是一些示波器截图供参考。

这里绿色是 CLK、品红色是来自 U1的 DRDY、青色是来自 U2的 DRDY、黄色是 SYNC (在 MCU 上探测)。

这是同步脉冲。 我认为这是有道理的。

这是第一个 DRDY 脉冲。 这也是有道理的。 它处于(大致)正确的时间、下降沿与一个 CLK 边沿对齐、这符合预期。

这是同步脉冲之后的第二个 DRDY。 此时 DRDY 边沿开始发散(U2延迟一个 CLK 周期)。

以下示例说明了两个 DRDY 信号在远不同步时的呈现情况。

绿色是 U2 DRDY、青色是 U1 DOUT、品红色是 U1 DRDY (这会触发 SPI 事务)、黄色是 SCLK。

U2 DRDY 已变得不同步、因此在事务进行期间出现新样本。

有趣的是、我只是在测量两对 DRDY 下降沿之间的持续时间。 我一直在说 U2 DRDY 在最初与 U1 DRDY 同步后开始迟到。 但是、我刚刚发现、在 SYNC 之后的第一个 DRDY 周期中、当 U1和 U2 DRDY 不匹配时、U1 DRDY 提前一个时钟。 我不知道怎样才能做到这一点。 我实际上并不是在对 CLK 边沿进行计数(因为显然我的示波器无法这样做)、但我只是测量 DRDY 边沿之间的时间、它看起来 U1是不正确的边沿、而不是 U2。

您好、Colin、

对两个 ADS1278使用相同的时钟源并发送同步脉冲时、这应会使两个 DRDY 信号保持同步。  由于在同步脉冲之后这似乎立即正常工作、因此我认为这部分计时工作正常。  但是、由于 DRDY 引脚不再同步、这意味着每个 ADC 的 CLK 不同。

我猜是 CLK 要么是错误的逻辑电平、要么具有大量的振铃、导致 ADC 解读不同数量的时钟边沿。  由于您出于调试目的以512kHz 的低时钟频率运行(在本例中、SCLK 必须小于或等于512kHz)、您可能需要尝试通过在每个 ADC 时钟引脚上添加小型 RC 滤波器来稍微清洁一下时钟边沿。

使用示波器尝试直接在每个 ADC 的时钟引脚上进行良好的测量、以查看是否存在任何明显的振铃。

看起来你已经正确设置了所有内容、所以我认为你应该很快就能开始工作了。

此致、
Keith Nicholas
精密 ADC 应用

绿色是我的 MCU 输出端的 CLK、品红色和青色是 EVM 板上 TP8的 CLK。

不确定这是否明显振铃。 还需要注意的是、MCU CLK 输出的压摆率设置似乎被 EVM CLK 多路复用器 U6击败。 我想知道是否值得像我现在那样将 CLK 线路直接连接到 TP8以绕过 U6、而不是 J4.17。

我在这里所做的是移除 SW6.3上的跳线、将 SW6.5上的跳线连接到 SW6.4、并将 CLK 导线从 J4.17移到 J4.5。 这使我能够绕过 U6、而不必与 TP8建立不良的连接。 现在所有 CLK 信号的匹配情况都好得多(绿色/品红色/青色全部覆盖)、并且总体振铃似乎较少。

使用这种配置似乎有了改进。 DRDY 边沿不再相互完全移相、但它们也不会保持一致。

这是在我启动处理器时记录的两个 DRDY 信号。 它们开始对齐、但迅速相互转变为9或10个 CLK 周期、并且似乎无限期地保持这一状态。

谢谢 Keith！

这也是我得出的结论。 这让我感觉非常舒适、可以继续使用定制电路板。