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[参考译文] ADS1278-SP：SPI 的时钟脉冲宽度

admin
Guru**** 2387830 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1212326/ads1278-sp-clock-pulse-width-for-spi

器件型号：ADS1278-SP

您好！

tSPW SCLK 正负脉冲宽度指定为 tCLK 的最小0.4。

数据表还指出 tCLK 最小值为37ns、这意味着最大频率约为27MHz。

0.4 x 37ns =~15ns。

我的问题是、最小 SCLK 脉冲宽度是否大于15ns 的真正要求？  或者该要求是否与频率无关、并且占空比必须介于40%至60%之间？

谢谢！

丰富

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    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Rich：

    欢迎来到 TI E2E 社区。

    SCLK 的最小脉冲高电平或低电平时间相对于 tCLK、而不是一个绝对值。 如果 f-SCLK=27MHz、则按照您的说明、最小脉冲宽度将为15ns、但该数字会随着 f-SCLK 频率的降低而增加。

    此外、请记住、最大 f-SCLK 频率等于 f-CLK 频率、为了获得最佳的噪声性能、我们建议将 f-SCLK/f-CLK 比率限制为1、1/2、1/4、1/8等。

    此致、
    Keith Nicholas
    精密 ADC 应用