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器件型号:ADS130B02-Q1 数据表规定:
"DRDY 会保持低电平
数据读取不完整、因此表明并非所有 ADC 数据都已被检索。 情况下的转换数据
在下一个转换周期完成之前不读取、DRDY 在下一个 DRDY 之前将 tw (DRH)转换为高电平
下降沿"
这是否意味着在数据读取不完整时、DRDY 仍将在下一 DRDY 下降沿之前高电平转换、还是仅在下一转换周期完成前未读取转换数据时发生这种转换? (我正在开发软件、但还没有将 ADC 连接到我的处理器、以便自己进行测试。)