[参考译文] ADS7066：延迟时间

Danilo,

我理解混淆、如在正常的 SPI-00中、数据将在 SCLK 的上升沿捕捉而在下降沿转换。   我认为此器件正在使用我们所谓的"早期数据发布"功能。   对于此示例、考虑 SPI-00、其中数据在时钟的上升沿捕获。   在这种情况下、第一个 SDO 数据位将在芯片选择的下降沿转换。  该数据由微控制器在时钟的第一个上升沿捕捉。  第二个 SDO 数据位将在时钟的第一个上升沿转换。  所有后续 SDO 位在 SCLK 上升沿转换、并在上升沿由微控制器捕获。  ADC 的保持时间将使 SDO 信号保持稳定、以便在 SDO 转换发生之前、在每个上升沿上数据都有效。  ADS8900B 在第7.5.4.2.1节传统、SPI 兼容(SYS-xy-S)协议中对此进行了很好的解释。  我认为这是它的工作方式、但需要确认。

我有一个 EVM 正在订购、以确认这一点。  您是否可以减慢时钟速度、并确认 SDO 将在时钟的上升沿以及 CS 降至低电平时转换？

此致、 艺术

嗨、艺术。 在 SPI-00模式下、ADS7066 SCLK 启动沿是随时钟输出 SDO 的前沿(上升)。 在以下情况下：

ADS7066 TD_CKDO 最大值= 16ns

我们的 SPI 主器件输入设置最小值= 5ns

SCLK = 50MHz 或20ns 时钟周期

SPI 主器件无法在下一个上升沿锁存 SDO。 16 ns 是最大值、如果实际 TD_CKDO <= 15ns、则主器件可以在下一个上升沿锁存 SDO、正如您看到的、这种时序情况可以随机发生。

您有何建议以实现可靠的50MHz 运行？

-万斯

你好、Art、谢谢、这证实了我的理解。 那么、ADS7066如何在更高的 SCLK 下支持菊花链模式？ 有 TD_CKDO  16 NS 和 Tsu_CKDI 6.4 NS。 它将时钟限制在44MHz 左右、但数据表显示 SCLK 最大值为60MHz。

为了达到 ADS7066所声称的60MHz、它需要一个具有0.6nS 输入设置时间的主器件、而该主器件可能并不存在。 我们选择这款器件是因为其封装 尺寸和 SCLK 超过了我们的50 MHz 要求。。。