This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC38J82:时钟输入标准寄存器

Guru**** 664280 points
Other Parts Discussed in Thread: DAC38J82
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1243568/dac38j82-clock-input-standard-reg

器件型号:DAC38J82

您好!

我计划将 DAC38J82用于以下应用、我有以下疑问、

应用:

DAC CLK:2400MHz

输出频率:250MHz 至700MHz

分辨率:16位

Fdata:600Msps

查询:

1)我的系统中只有 VOD=420mVpp (典型值)的 CML 时钟输出。 是否可以将 CML 时钟连接到 DAC38J82的 DACCLKP/N 输入?

2) 2)输出的相位噪声是否会降低? 如果是、多少钱?

提前感谢、

德瓦

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、

    我正在检查这一点、很快就会回来与您联系。

    此致、Amy

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嘿、Deva、  

     DAC38J82时钟输入结构具有100欧姆的差分输入阻抗、可很好地搭配 CML 使用。 由于时钟输出和 DAC 时钟输入结构之间的共模电压可能不同、因此您需要对来自源的时钟进行交流耦合。 我们无论如何都要在我们的所有设计上做到这一点。 一个0.1uF 的电容器就能满足这种需求。  

    420mVpp 应足以驱动时钟。  

    在性能方面、这将取决于时钟的频谱纯度以及相位噪声。 但是、时钟的 CML 性质不会影响 DAC 的性能。  

    此致、  

    马特