你好
我正在启动一个解调器、该解调器需要使用 ADC 将数据转换到 FPGA 进行信号处理。 我要将 ADC 配置为输出测试图形。 但 ADC 无法与 FPGA 链接、是否可以仅使用 Sysref 信号来链接 JESD？
我已经上传了 sysref 和 clk 的波形、请帮我检查时序是否正确、黄色曲线是 sysref、蓝色曲线是 clk、clk 是122MHz
提前感谢。
祝你一切顺利 
尊敬的春松：
该器件需要符合 JESD204B 标准。 这意味着要开始启动到 FPGA 的链路、首先必须发出 CGS (代码组同步)请求。 这是通过将 SYNC 信号置为有效(低电平有效)来启动的。 CGS 阶段完成后、器件将进入启动过程的 ILAS (初始通道对齐序列)阶段、FPGA 将 在 ILAS 完成时取消对 SYNC 信号的置位、从而向 ADC 指示 FPGA 已准备好接收实际的采样数据、而不是 K28.5字符。
请参考此文档获取以下图片： https://www.ti.com/lit/ml/slap160/slap160.pdf
谢谢，Chase
你好，蔡斯
我已经使用 SYNC~P/SYNC~M 替代 SYSREF 对电路板进行了一些返工、但仍然无法测量 数据输出布线上的任何波形。 我认为布线上应该有 K28.5波形。 ADC 是否可以在没有参考频率的情况下仅使用同步信号工作？
我发现数据表中的时序与 ppt 中的时序不同。 我已通过 FPGA 发送了一个从低到高同步的转换、如数据表中的图145所示。 但我没有在数据布线上看到 K28.5。 这意味着 SYNC 信号和 SYSREF 信号都应连接到 FPGA 吗？
FPGA 如何发送高/低转换？ 在本例中、我是否可以在数据跟踪上看到 K28.5？
祝你一切顺利
你好，蔡斯
很抱歉、我有另一个问题、它是否可以使用 SYNC 和 SYSREF 的单端连接？ 由于 FPGA 缺少 GPIO 资源、我需要在下一次构建中节省一些引脚。
我已将我的 ADC 原理图放在这里、您能帮助评论一下吗？ SyncP 和 SyncM 未连接到 FPGA、只需将电阻保留在外部。
我需要使用外部导线来连接它。 FPGA 输出似乎仍然有问题。 我必须使用手动同步。
祝你一切顺利
春松
