主题中讨论的其他器件：DAC37J84、 LMK04806、
您好！
我的客户希望在以下条件下使用 DAC37J84。
- DACCLK P/N (输入 CLK)= 1258.2912Mhz (来自 LMK04806)
- DACCLK (PLL 输出)= 943.7184Mhz (使用 DAC PLL、PLL 锁定正常)
- pll_n=4、pll_p=5、pll_m=3、H 带(pll_vcosel=0)、pll_vco=21
- DAC FS = 943.7184Mhz
-线速率= 9437.184Mhz
- JESD 内核时钟= 235.9296Mhz (LineRate/40)
- FPGA 参考时钟= 314.5728Mhz
-全速率、MPY=10、串行器/解串器 REFCLK = 235.9296Mhz (div_By_4)
- SYSREF = 3.6864Mhz (9437.184 /(80*32 )=数据速率/(N x K ))
- LMFS = 8212/K=32 , F=1
q1)请查看客户设置的以下寄存器值对于配置是否正确。
e2e.ti.com/.../821_5F00_CHA_5F00_CHD.zip
Q2)当 DAC37J84在上述设置下运行时、会发生以下错误。 请提供有关此问题的原因以及解决方法的建议。
- DAC 同步保持低电平
-配置100-107 = 0x0008通道 FIFO 错误: BIT3 = WRITE_ERROR :如果写请求和 FIFO 已满则置位
Q3)如果它们设置 jesdclk_div 设置(Config37)= 0xC000、则 DAC Sync 变为高电平、通道警报(config100~107)也为0x0000。
如果 Jesdclk_div 设置为2、4、8或16、则 SYNC 为低电平并也会发生通道警报。 是否有设置 Jesdclk_div 的规则？
谢谢你。
JH
