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[参考译文] ADS131M03：关于时钟输入规范

admin
Guru**** 2386620 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1276413/ads131m03-about-clock-input-spec

器件型号：ADS131M03

大家好、

我的客户询问该 IC 的时钟输入。 您能看一下下面的问题吗？

在低功耗模式中、IC 应接受 0.3MHz～2.08MHz。 根据这里的频率、是否存在任何性能推理？

2.在极低功耗模式的典型值中"2.048MHz"是否有特殊原因？  

谢谢。

卢克

  • 0
    TI__Guru**** 2386620 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Luke、您好！

    请查看以下答案：

    1. 如果 不考虑时钟差异或问题(例如抖动)、 就 ADC 噪声而言、当内部数字滤波器的 OSR (过采样率)设置相同时、理论上使用不同的主时钟频率没有差异。 改变时钟频率将影响占主时钟一半的调制器频率、数字滤波器的带宽与调制器频率相关、因此噪声可能会因为数字滤波器的带宽变化而发生一点变化。
    2. 输出数据速率取决于  OSR 和占主时钟一半的调制器频率。 要获得整数数据速率、调制器频率/主时钟应是  OSR 的整数倍、因此2.048MHz/4.096MHz/8.192Mhz 是适用于 Δ-Σ ADC 的公共时钟频率。 此外、时钟频率较低、功耗较低、因此将2.048Mhz 时钟频率用于 VLP (极低功耗)模式。

    此致、

    戴尔