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[参考译文] DAC8740H:我们可以稍后让 CD 引脚拉低吗?

Guru**** 2391415 points
Other Parts Discussed in Thread: DAC8740H

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1273485/dac8740h-can-we-let-cd-pin-pull-down-a-little-later

器件型号:DAC8740H

大家好、

我是一名来自华东地区的模拟 FAE、我在为 SUPCON 提供支持。

客户正在 测试 DAC8740H 以更换 AD5700、并符合一个问题。

 

测试背景:

客户使用上部计算机通过 DAC8740H 调制发送 HART 信号、从而使用 MCU 读取 UART 结果。 它们的软件逻辑是、在捕捉 CD 引脚的上升沿时启用 UART、在捕捉 CD 引脚的下降沿时禁用 UART。

 

问题:

利用 DAC8740H、UART 信号很容易丢失最后一位。 调试后、根本原因是 CD 引脚被下拉太早、因此 UART 被禁用、上次数据传输未完成。 通过查看数据表、DAC8740H 具备3ms 载波检测关闭时间、而 AD5700具备5ms、我们能够延长 T cdetoff1? 或者是否有其他方法让 CD 稍后下拉?

 

DAC8740H 时序:

AD5700时序:

请帮我解决这个时间问题。 BTW、我还向 Joseph 发送了电子邮件、以便我们通过邮件传达更多详细信息。

谢谢。

周泽伟

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    Severi,


    载波检测(CD)是一个输出引脚、用于确定是否在 MOD_IN/MOD_INF 上检测到 FSK 信号。 当器件停止检测到信号时、CD 返回低电平。 如前所述、当 DAC8740H 停止检测到信号时、CD 会在3ms 内返回低电平、而 AD5700会在5ms 内返回低电平。

    DAC8740H 内的这个时序不可调。 只需指示器件何时停止接收 FSK 信号。 AD5700需要更长的时间来停止指示 CD 信号。

    在实施 HART 协议栈时、您需要对固件进行一些微小的更改。 固件将获取 CD 信号并添加额外的2ms 延迟以匹配 AD5700。 这可以用于提供额外的时间来读取 DAC8740H 的信号、从而避免错过任何字符。


    约瑟夫·吴

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    您好、Joseph:

    感谢您的建议、我已经 说服客户在 MCU 软件中添加2ms 的延迟。

    还有一个问题。  DAC8740H 与内部滤波器协同工作 、如以下波形所示、黄线为 CD 引脚信号、绿线为 HART_IN 信号。 在无有效 HART 信号后1.54ms 下拉 CD、而不是3ms。 最大限值是3ms 吗? 或者我测试 Tcdetoff1的方式是否错误?

    谢谢。

    塞韦里

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    尊敬的  Severi:

    Joe 将审查您的第二个问题,并很快回复给您。

    此致!

    K·琼斯

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    Severi,


    您展示的示波器图是正确的。 在这里、载波检测(CD)在载波停止传输后的1.5ms 变为低电平。 这是表中的 Tcdetoff1。 如数据表第11页所示、指定的最大值为3ms。

     HART 协议测试规范中提供了一个载波检测开始和停止时间表。 对于限制、载波起始和停止均为最大6位时间。 波特率为1200Hz 时、这相当于最大5ms。 对于 DAC8740H、停止时间短于最大值(且短于 AD5700)。


    约瑟夫·吴

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    您好、Joseph:

    如上所述、对于通过 CD 引脚启用或禁用 UART 的逻辑、可能缺少载波检测关闭时间。

    您能与我分享一下其他客户使用 HART 调制解调器和 MCU-UART 的应用逻辑吗?

    谢谢。

    塞韦里

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    Severi,

    实际上、我们没有任何东西可以与他人分享。  这通常编程到 HART 协议栈固件中。 即使在我们自己的固件示例演示中、我们也借助第三方开发了 HART 协议栈。

    约瑟夫·吴  

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    您好、Joseph:

    好的、感谢您的所有回复、它真的很有帮助。

    塞韦里