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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1280759/adc12qj1600-sp-input-bandwidth-for-clock-inputs
差分时钟输入(CLK+/CLK-)的输入带宽是多少？
您好、John：
ADC12QJ1600-SP 支持高达1.6GHz 的时钟速率。
此致！
埃里克·克莱克纳
您好、Eric、
问题主要在于时钟输入的模拟输入带宽、而不是支持的时钟速率。
时钟输入确实支持非常高的带宽、可实现1.6GHz 采样边沿上所需的高压摆率。 因此、至少2GHz 或更高频率是一个不错的选择。 我们可以联系设计团队、查看是否有任何仿真数字可以帮助提供这方面的支持。
时钟是否存在相关的基本问题？
此致、
Rob
尊敬的 Rob：
这更多是关于如何设置输入时钟抖动的集成上限的问题(请参阅 TI 应用手册 TIDU870)。 这还将与我们在1.6GHz 输入时钟上放置的任何带通滤波相关联、以抑制输入时钟的谐波。
谢谢！
约翰
我懂了。 通常、您可以使用奈奎斯特或 Fs/2来设置积分 BW。 大多数噪声将始终被视为宽带噪声、它是最大的影响因素、当您进行累加时、您肯定会在这一点之前就处于器件的地板上。
时钟滤波始终是一个好主意、但是大多数客户都不这么做、所以祝您好运！、这也将有助于总体防止时钟输入之外的任何内容出现、并且不会让任何有害的噪声或杂散卷积出现在输出频谱中。 请记住、一些滤波器会影响时钟压摆率、因此您可能需要在滤波器之前放置一个增益级、以在滤波期间使压摆最大化。 可能需要在实验工作台上对此进行一点迭代、以使设置正确无误。
谢谢 Rob！ 这就是我的问题。
了解时钟输入压摆率与滤波器。
