[参考译文] ADS54J60：ads54j60

admin

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器件型号：ADS54J60

尊敬的 Amit：

现在、在您共享的 BD 设计项目的帮助下、我们能够在 HSDC Pro 上捕获 Pulse 信号。但由于内核调试时钟的值较高,这对带有频繁1 MHz 信号的脉冲(脉冲宽度:20ns)有效。

我们的要求是采集频率为1Hz 至500Hz 的低频脉冲(脉宽：20ns)。因此、我们请求您针对与 Vivado 项目相关的必要更改提供建议。

我的团队成员 darshan)需要您的指导在 PL 代码中捕获这些样本值并将其传送到 PS 部分。因此、请分享有关使用.r.t 方框图/IP 内核参考何种信号以及如何将所有脚本内容打包在单个项目中以生成最终的位文件的信息/步骤。

此致、

Shambhuling D

(经理、D&E/MS)

0 admin 4 个月前

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你好，Shambhuling，

交给您的 TI JESD IP 基础设施包括测试运行链路(和评估数据转换器)所需的 RTL 代码和 Vivado 设置。您请求的要点需要以下信息：

1>不能减慢 ILA 时钟、因为它需要以 Rx 时钟的速率进行捕获。对于更宽的脉冲、您需要一个更深的捕获缓冲器、它通常会超过 FPGA 上可用的 RAM。这需要将数据导出到 DDR 存储器、方法是将 Rx_SAMPLES 总线转换为 AXI 协议并将数据馈送至 DDR 控制器。

2>一旦数据通过 AXI 总线系统在 DDR/BRAM 中可用，您就可以使用 PS 访问这些数据。

您提出的修改需要在您的最终执行、因为 TI 遗憾地不支持这些修改。验证链路操作后、应使用必要的应用程序逻辑替换 ILA (和音调发生器)以转换到基于存储器的源/接收器架构。

此致、

艾米特

0 admin 4 个月前

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尊敬的 Amit：

我们理解，工作必须由我们来完成。即使脉冲周期较宽，我们也只对脉冲导通时间(约25ns)内的采样感兴趣。因此、我们不关注脉冲的关断时间(1秒至4毫秒)。这将降低 N 。进行采样。

在当前 b 项目中是否可能存在、可以设置 ILA 触发条件 w.r t 收到的样本、以便在脉冲上升沿之后开始捕获。

数据转换器（参考译文帖）(Read Only)