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[参考译文] ADC32RF45EVM：ADC32RF45 DIDN&#39；t 输出 K28.5代码

admin
Guru**** 2391415 points
Other Parts Discussed in Thread: ADC32RF45

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1325712/adc32rf45evm-adc32rf45-didn-t-output-k28-5-code

器件型号：ADC32RF45EVM
主题中讨论的其他器件：ADC32RF45

您好，先生阁下：  

我使用了 ADC32RF45 EVM 和 FPGA sent SYNC to ADC。 但 我测量了未显示 K 代码(28.5)的 ADC 输出数据。

你有什么想法吗？ 这个问题已经花了我很多时间。

谢谢你。

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    TI__Guru**** 2391415 points
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    尊敬的 CIOU：

    是否测量 ADC 引脚上的 SYNCb 信号？ SYNCb 信号是否映射了正确的引脚？ 您使用的是差分还是 CMOS SYNCb？ 在 FOGA 和 ADC 上都匹配吗？

    谢谢，Chase

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

    是否测量 ADC 引脚上的 SYNCb 信号？   ->是

    SYNCb 信号是否映射了正确的引脚？     ->是

    您使用的是差分还是 CMOS SYNCb？       ->差分

    在 FOGA 和 ADC 上都匹配吗？  ->是，匹配 FPGA 引脚

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

     SYNC 信号应保持高电平多长时间？

  • 0
    TI__Guru**** 2391415 points
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    尊敬的 CIOU：

    只要转换器不重新同步、SYNCb 的标称值都为高电平。 此引脚应保持高电平、直到 FPGA 将此引脚驱动为低电平。 当此引脚由 FPGA 驱动为低电平时、我们进入 CGS 阶段、ADC 将开始输出 K28.5符号。 FPGA 接收到足够多的这些符号后、它应将 SYNCb 释放回逻辑高电平、并且 ADC 将停止发送 K28.5符号、而是输出采样的数据。 如果 SYNCb 信号从不切换为低电平、则器件将永远不会进入 CGS 阶段。 如果 SYNCb 变为低电平而不再变为高电平、则 FPGA 无法建立链路。 这方面的一些常见问题是 ADC 和 FPGA 之间的通道配置不正确。 FPGA 和 ADC 上的 K 值都可能不正确。 K 值可能不足以解决通道间的通道时序偏差。 通道映射或通道极性也可能不正确。  

    如果 ADC 未发送字符、请尝试放置  链路层测试模式  注册进入  011 =重复初始通道对齐(生成一个 K28.5字符并连续重复通道对齐序列)。 这将使您能够检查 FPGA 中的原始 ADC 数据、以查看所有通道是否正确输出 K28.5。  

    谢谢，Chase

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

    下面的图片1 ,我使链路层测试模式切换到 K28.5模式, FPGA 可以接收来自 ADC 的 K 代码。 如图2所示。  

    但我改变了测试模式为正常的 ADC , FPGA 不能接收 K 代码. 即使我触发数据= BCBCBCBCBCBCBC , FPGA 也没有接收 k 代码。 如下图3、4所示。

    顺便说一下,你提到了 k 值,在这种情况下 k=16 ?

    图片1：  

    图片2：  

    图片3：  

    图片4：  

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    TI__Guru**** 2391415 points
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    尊敬的 CIOU：

    测试模式已确认 SerDes 接口目前正常、问题一定是 SYNCb 切换不正确。 您能否再次检查并探测这些线(R168、R169)？  

    或者、该器件使用 GPIO4引脚(引脚63)支持 CMOS 1.8V 同步。 该 EVM 将其连接到 GPIO2测试点(TP7)。 这些元件值均假设使用 RevD 硬件。 您能否确认您拥有此版本？ 如果没有、我可以向您发送相应的版本并建议新的值用于探测和 CMOS 同步测试点。

    K 值和弹性缓冲器大小对于链路启动的 ILAS 阶段很重要。 我们仍在努力使您立即超过 CGS 阶段、因此我们目前可以忽略 K 值。

    谢谢，Chase

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

    (1) 我的 ADC EVM 版本 是 D。 图1.

    (2)我设置 ADC LMFS : 82820,像图3和在这种情况下 K 值: 16 ?

    图片1：  

    图片2：  

    图片3：  

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    TI__Guru**** 2391415 points
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    尊敬的 CIOU：

    请探测 GPIO2测试点(TP7)并共享示波器捕获。 当 FPGA 将 SYNCb 驱动为低电平时、请触发示波器。 如果您设置水平时间标度宽度、则可以手动触发示波器进行一次时间捕获、然后通过 FPGA 使 SYNCb 生效。  

    谢谢，Chase

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

    I 探测测试引脚 TP7，信号 始终为低电平。  

    图片1：  

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    TI__Guru**** 2391415 points
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    尊敬的 CIOU：

    ADC 现在应该不停地输出 K28.5字符。 如果您立即强制触发 ILA、那么您将看到随机数据、例如00001234567？ 数据宽度为64位、但只有32位数据、并将逐步完成。 在重复 ILA 序列中、只有32位的 bcbcbcbcbc 通过。

    我建议检查时钟是否符合您的收发器配置以及收发器配置本身是否正确。 很遗憾、我无法就此提供任何进一步的帮助、因为这种方法未使用 TI-204C-IP、并且与 FPGA 相关。

    谢谢，Chase

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    TI__Guru**** 2391415 points
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    你好，蔡斯：  

    我回顾了收发器和收发器配置的时钟。  

    ADC GUI 设置值, ADC 采样时钟: 1.536Gsps , LMFS: 82820 , SerDes 速率为6.144Gbps。 图1。

    FPGA JESD204收发器时钟为153.6MHz。

    我是否需要写入 ADC 的任何寄存器？

    谢谢你。

    图片1：  

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    TI__Guru**** 2391415 points
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    应该不需要进行 ADC 寄存器写入。 JESD RX (即 FPGA)控制链路初始化。 FPGA PLL 是否会锁定？ 我无法就此提供更多帮助。 当您按下 PROGRAM EVM 按钮时、ADC 配置应该没有问题。 唯一可以更改的是 FPGA 参考时钟分频器。 如果这不正确、则 FPGA 收发器 PLL 可能未锁定。

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    TI__Guru**** 2391415 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，蔡斯：  

    我确认 FPGA 时钟状态,如图1和图2 , jesd204 IP 使用 CPLL。 JESD204的寄存器位2为0、表示时钟已锁定。

    我不知道 ADC 为什么不能输出 K28.5。

    有人能帮助吗？

    谢谢。  

    图片1：  

    图片 2 ：