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[参考译文] ADC3661:输出数据

Guru**** 2390755 points
Other Parts Discussed in Thread: ADC3661

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1336980/adc3661-output-data

器件型号:ADC3661

尊敬的技术支持团队:

 ADC3661的 SLVDS 具有2线、1线、1/2线输出模式。

根据每个时序图、  从采样到数字数据的以下输出时序是否正确?  

对于采样时钟、10MSPS = 0.1us。

2线制⇒(0.1us +TPD+TCD)* 2 (从采样到输出)

从采样到输出的1线、1/2线⇒0.1us+TPD+TCD

此致、

TTD

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    您好、TTD:

    对于1线和1/2线、您得到的信息似乎是正确的。

    对于2线制、我认为乘以2只应在采样时钟周期内发生。 同时将 TPD 和 TCD 乘以2时、这与采样时钟的双倍周期重叠。

    因此、 将为2*(0.1us)+ TPD + TCD

    此致、

    德鲁

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    尊敬的 Drew:

    感谢您的答复。

    我了解您提到的不带 DDC 的输出计时。

    我想确认 10MSPS 和16位的时钟频率。

    如果我有误解、可以修复吗?

    2线制⇒5MHz、DCLKIN 和 DCLK = 40MHz、DA0/DA1和 DB0/DB1 80MHz (80Mbps)

    1线制 ⇒10MHz、DCLKIN 和 DCLK = 80MHz、DA0和 DB0 160MHz (160Mbps)  

    1/2线制 ⇒10MHz、DCLKIN 且 DCLK = 160MHz、DA0 320MHz (320MBPS)  

    此致、

    TTD

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    您好、TTD:

    是的、您在这里所说的内容是正确的。

    此致、

    德鲁

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    尊敬的 Drew:

    顺便说一下、除了减少2个引脚(DB0P 和 DB0M)之外、与2线制相比、1/2线制有什么优势吗?

    由于数据速率是2线的两倍、因此使用 FPGA 接口进行设计会变得更加困难。

    因此、我认为如果 FPGA 上的引脚数量 和电路板面积足够、2线会更安全。

    此致、

    TTD

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    您好、TTD:

    在10MSPS 时、无关紧要。 双线制的性能应略优于半线制、因为数据表中规定了这种规格。 相比之下、半线制可以节省电力。 单线模式是两者的良好组合、同时降低了半线模式所需的 DCLKIN 频率。

    其中一些还取决于所需的输入频率和 FPGA。

    此致、

    德鲁