[参考译文] ADC12DJ5200RFEVM：JMODE1的位模式

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Other Parts Discussed in Thread: ADC12DJ5200RF, TI-JESD204-IP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

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器件型号：ADC12DJ5200RFEVM
主题中讨论的其他器件：ADC12DJ5200RF、 TI-JESD204-IP

您好！

现在、数据表和参考设计之间的差距让我感到困惑。

如何在传输层中处理 JMODE1数据格式？

以下是来自参考设计(SLWC120)中包含的传输层源代码的注释摘录。

源文件：transport_ADC12DJxx00.v

   // Bit pattern for JMODE1. Please refer ADC12DJxx00 datasheet for more details
   // Bit packing format is same for both JMODE1 and JMODE3. Please view this verilog file in notepad++ to have proper alignment of the table shown below
   // On 3rd link clock, 40 samples from first half of first frame is sent out- [S0, S1,.., S39] with S0 as MSB in rx_dataout signal
   // On the 4th link clock, 40 samples from second half of first frame is sent out- [S40, S41,.., S79] with S40 as MSB in rx_dataout signal
   // On the 5th link clock, 40 samples from the first half of second frame is sent out- [S0, S1, S2, …, S39] with S0 as MSB in rx_dataout signal and the sequence repeats
   // Out samples are delayed by 3 link clocks, due to internal registering
   
   
   /*  
	s0	31:20	s16	19:8	s32	7:0			31:28		s48	27:16	s64	15:4	3:0
	s2	63:52	s18	51:40	s34	39:32		63:60		s50	59:48	s66	47:36	35:32
	s4	95:84	s20	83:72	s36	71:64		95:92		s52	91:80	s68	79:68	67:64
	s6	127:116	s22	115:104	s38	103:96		127:124		s54	123:112	s70	111:100	99:96
	s8	159:148	s24	147:136	s40	135:128		159:156		s56	155:144	s72	143:132	131:128
	s10	191:180	s26	179:168	s42	167:160		191:188		s58	187:176	s74	175:164	163:160
	s12	223:212	s28	211:200	s44	199:192		223:220		s60	219:208	s76	207:196	195:192
	s14	255:244	s30	243:232	s46	231:224		255:252		s62	251:240	s78	239:228	227:224
	s1	287:276 s17	275:264 s33	263:256		287:284		s49	283:272	s65	271:260	259:256
	s3	319:308	s19	307:296	s35	295:288		319:316		s51	315:304	s67	303:290	291:288
	s5	351:340	s21	339:328	s37 327:320		351:348		s53	347:336	s69	335:324	323:320
	s7	383:372	s23	371:360	s39	359:352		383:380		s55	379:368	s71	367:356	355:352
	s9	415:404	s25	403:392	s41	391:384		415:412		s57	411:400	s73	399:388	387:384
	s11	447:436	s27	435:424	s43	423:416		447:444		s59 443:432	s75	431:420	419:416
	s13	479:468	s29	467:456 s45	455:448		479:476		s61	475:464	s77	463:452	451:448
	s15	511:500	s31	499:488	s47	487:480		511:508		s63	507:496	s79	495:482	483:480
	*/

根据注释，LSB=>S32、MSB=>S15

但是、ADC12DJ5200RF 数据表指出、数据首先发送 MSB。

所以我认为 MSB 和 LSB 将如下所示。

LSB=>S0、MSB=>S47

例如、我认为短传输层的测试模式将如下图所示。

应该怎么做？

我很抱歉我没有说明清楚。

此致、

竹尾市

3 个月前

0 admin 3 个月前

TI__Guru**** 1125150 points

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您好，Takeo，

您能否分享一下在 FPGA 上的 ILA 中看到的内容的屏幕截图。此模式的传输层测试模式如图7-60所示、但 JMODE1是双边沿采样模式、这意味着链路必须交错才能获得正确的数据。完成该操作后、测试图形应显示如下屏幕截图所示。您可以看到、样本1与传输层模式匹配、第二个样本实际上来自通道 B 的样本0、因为它们是交错的。

此致！

埃里克

0 admin 3 个月前

TI__Guru**** 1125150 points

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Eric、您好！

抱歉、这是我现在唯一可以与您分享的信息。
此外、偶尔还会出现 RX 帧错误问题、
我认为它包含一个位错误。
我也想解决这个问题,但我不知道要调查什么。

DA_m_axis_rx_tdata 和 DB_m_axis_rx_tdata 是来自 Xilinx JESD204 IP (Rx 内核)的输出数据。

这是在将其分解为短传输测试模式表中的元素之前。

数
508774385096643950a5543a50b4443b50c3343c50d2243d50e1143e50f0043f
8772188796621996a5521aa5b4421bb4c3321cc3d2221dd2e1121ee1f0021ff0
87721886906218b9a5525aafb4221bb4c3721c8350122c30605016e1f0000437
87721886906218b9a5525aafb4221bb4c3721c8350122c30605016e1f0000437
508774385096643950a5543a50b4443b50c3343c50d2243d50e1143e50f0043f
8772188796621996a5521aa5b4421bb4c3321cc3d2221dd2e1121ee1f0021ff0
4087743850966439d001503a50b4543b50c3343c50d2243d50e0143e50f0043f
508774385096643950a5543a50b4443b50c3343c50d2243d50e1143e50f2057f
：
：
：

dB
508774285096643950a5543a50b4443b50c3343650d2243d50e1143e50f0047d
8772188796621996a5521aa5b4421bb4c3321cc3d2221dd2e1121ee1f0021ff0
508774385096643950a5543a50b4443b50c3343c50d2243d50e1143e50f0043f
50437c8f5096643171a7143b70b4443350531487d2521c515181143af0d007f8
8772188796621996a5521aa5b4421bb4c3321cc3d2221dd2e1121ee1f0021fb2
508774385096643950a5543a50b4443b50c3343c50d2243d50e1143e50f0043f
8772188794625996a5521ab5b44252b3c3321cc3d2221dd271121ee1f0021ff0
8772188796621996a5521aa5b4421bb4c3321cc3d2221dd2e1121ee1f0021fb2
：
：
：

这个位模式是否正确？是不是错了？

接线在这里。

此致、

竹尾市

0 admin 3 个月前

TI__Guru**** 1125150 points

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您好，Takeo，

Xilinx JESD IP 将执行以下操作：

1>它会连接所有通道的数据以生成一条输出总线。对于8通道链路、您将看到256位总线(每个时钟周期为每通道32位)

2>在每条总线上、字节的顺序相反(以确保接收到的第一个字节映射到字节0、第二个字节映射到字节1、以此类推)。

要将 JESD IP 输出映射到您在 JMODE 表中看到的数据，请执行以下操作：

1>将256位总线分成8个32位段。最低段(31：0)将用于通道0、最高段(255：224)将用于通道7

2>对于每个通道、字节反转数据。您现在应该看到的数据映射与 JMODE 表中完全相同。请注意、在 F=8的 JMODE0等情况下、您需要在每个通道上累积两个周期的数据(以创建64位帧)、以检查数据到 JMODE 表的映射。另外、还需要64位帧来识别需要在每一帧中丢弃的正确4个尾位。

执行此操作后、请将传输层测试模式表与您的输出进行比较。

谢谢。

埃里克

0 admin 3 个月前

TI__Guru**** 1125150 points

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Eric、您好！

数据匹配、Eric！
使用 TI-JESD204-IP 时、应使用 TRANSFORT_ADC12DJxx00.v。

毕竟、TRANSITION_ADC12DJxx00.v 中的数据转换逻辑是什么意思？
我是否能够理解 TI 参考设计不使用 Xilinx JESD204 PHY IP？

谢谢。
竹尾市

0 admin 3 个月前

TI__Guru**** 1125150 points

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您好，Takeo，

不会、TI JESD IP 不使用 JESD204c PHY IP、在我们的定制设计中、用户将负责从原始字节到样片的转换、您从 IP 中获取的只是 ADC 样片。

此致！

埃里克

0 admin 3 个月前

TI__Guru**** 1125150 points

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Eric、您好！

>。。您从 IP 中获得的只是 ADC 样本。

这对我来说非常方便用户使用。
非常感谢。

此致、
竹尾市

数据转换器（参考译文帖）

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[参考译文] ADC12DJ5200RFEVM：JMODE1的位模式