[参考译文] ADS9224R：接口/时序问题

你好,耶稣!

的3MSPS 可用于两个区域。

为了解决第一段中的一些问题和假设，我想回顾一下第1区和第2区的一些不同之处和相似之处。

在这两种模式下、将 CONVST 设为高电平是开始采样 N 转换的内容、将 CS 下拉则是开始读取过程的内容。 在区域1中、输出引脚就绪用于指示数据已就绪且可由主机读取。 在此模式下、TD_CONVST_CS-MIN 应与 tDRDY 对齐 、以利用模式的0延迟、将 CS 设为低电平(满足时序要求时)、使您可以在同一帧内读取样本 N。 这也使得 tDRDY 最大值为315ns 仅在区域1中相关。

区域2的延迟为1、以便允许更长的读取时间、因此不需要 READY 输出。 在此模式下、CONVST 仍会触发样本 N 的转换、但 CS 被拉低的时序与 READY 输出无关。 但是、仍然必须遵循该区域的时序要求中指定的 TD_CONVST_CS 限值。 这是因为输出是采样 N-1并且转换在前一帧中完成。

正确、应转换样本 N 的数据并在相邻 CONVST 再次有效之前准备就绪、而是、为了再次有效、要使其有效、需要满足相邻 CONVST 之间的最小333ns。 但是您所指的315ns 限制不适用于区域2、如果遵循了模式和协议的所有时序要求、样本 N 将可在相邻帧中读取。

在注释中、它指的是如何使用该器件中提供的增强型 SPI 协议来实现可使 TD_CONVST_CS+胎面低于150ns 的最佳性能。 TD_CONVST_CS 的限值在上述范围内是相同的(15ns 至180ns)、胎面时序在"7.6.2.1从器件读取协议"部分中进行了规定。 例如、Legacy SPI：

如果使用单倍数据速率(60MHz)的最大 fCLK、以及 CS/SCLK 边沿的最小设置和延迟时序、则 FRAME~=284.3ns、将 TD_CONVST_CS 添加到其中可得到~300ns 到~460ns 之间的值。

如果你通读整个章节、你会发现在最好的情况下、如果你使用四个 SDO 或并行字节、你可以使你的胎纹不超过100ns、这使得建议的"低于150ns"成为可能。

这样就不会使最大规格保持开路、我可以看到这可能会引起混淆、我将此作为数据表的反馈给出。 感谢您引起我们的注意。

最后对于图36、是的、内部时钟独立于 SPI CLK。

此致、  

约兰达